ハードウェア構築言語 Chisel がアツい（かもしれない） - bonotakeの日記
いきなりタイトルと関係なさそうな話題からスタートしますが、今週1番のトピックは、なんと言ってもEdge TPUがオフィシャルに発売されたことでしょう。 しかもUSB接続のアクセラレータがたった80ドル弱ですよ。日本だとMouserで8800円ほど。 こいつをいち早く入手できたIdein社内でのお試し結果がこちら。 Edge TPU(USB版) Mobilenet v2 1.0 224x224 ImageNet Raspberry Pi 3 Model B v1.2 で10msちょっとでした pic.twitter.com/BOfSAgUewJ— Koichi Nakamura (@9_ties) 2019年3月5日 10msってことはあと6ms程度別の処理に充てても高精度カメラのフレームレート60fpsに間に合っちゃうってことで、これはくそっ速い。 僕は去年夏にEdge TPUがアナウンス
論理回路の高位合成について - Qiita
はじめに この記事ではFPGA等の論理回路の設計手法の一つのカテゴリーである「高位合成」について概略を説明したいと思います。ただし、筆者の知る限りでも高位合成についてはさまざまな立場の人が各時代の視点で色々なことを語っているので、この記事もそんな中の一つの解釈を述べてるだけととって頂き、他の資料等も参考にして興味を持っていただけると幸いです。 論理回路設計について まずWikipediaの英語の記事(日本語版はありませんでした)によると https://en.wikipedia.org/wiki/High-level_synthesis によると 「High-level synthesis (HLS), sometimes referred to as C synthesis, electronic system-level (ESL) synthesis, algorithmic syn
UltraZed 向け Debian GNU/Linux (v2017.3版) で Vivado-HLS を使って合成した回路を動かす - Qiita
UltraZed 向け Debian GNU/Linux (v2017.3版) で Vivado-HLS を使って合成した回路を動かすLinuxFPGAarm64zynqVivado はじめに 次の記事で UltraZed 向け Debian GNU/Linux (v2017.3版) の構築をしました。 「UltraZed 向け Debian GNU/Linux (v2017.3版) の構築(イントロ編)」@Qiita 「UltraZed 向け Debian GNU/Linux (v2017.3版) の構築(Boot Loader編)」@Qiita 「UltraZed 向け Debian GNU/Linux (v2017.3版) の構築(Linux Kernel編)」@Qiita 「UltraZed 向け Debian GNU/Linux (v2017.3版) の構築(Debian9 Ro
高位合成コンパイラを作ってみたい① - Qiita
これは言語実装 Advent Calendar 2016の4日目の記事です。 こちらは一般的なプログラミング言語の処理系とは目的も作り方も全く異なる言語処理系について、勉強して実際に作ってみようという企画となります。 今回は動作記述からハードウェア記述言語へとコンパイルする高位合成コンパイラがテーマです。元々はこの１回で単純なコンパイラの実装までを完結させるつもりでしたが、実装が間に合いませんでしたので、カレンダーの空いている日をもう１日頂いて１日目を勉強編、２日目を実装編という事にしたいと思います。 今回は、知人に紹介を頂きました以下の論文を勉強する事にしました。結構typoや組版崩れが多いので読む際は注意してください。回路設計の分野は非常に広範なのでもちろんこの論文の手法が全てではありません。 Chaiyakul, Viraphol, and Daniel D. Gajski. Ass
第1回FPGAスタートアップセミナーで「完全オープンソースHDL合成とForthマシン実装」というLTをした話
第1回FPGAスタートアップセミナーで、FPGAもVerilogもまったくわからないのにLTしてしゃべってきました。なんでソフト屋がFPGAネタでLTしたのでしょう？そこには熱い思いがあるからです！ ところが残念なことに準備が間に合わなくてスライドを作らずにWebページと動画見るだけでLTしてきちゃいました。これだとセミナーに参加していなかった方にはまったく伝わらないので、どんな話をしたのか書こうと思います。 まずは以下の動画を見てください。 謎技術！しょぼいlatticeのFPGAであるiCE40という石の上でForth言語マシンが動作してLinuxからシリアルで繋いだ上でForth言語のREPLが動いてプログラミングできちゃってます。しかもソフトウェアによるインタープリタじゃない証拠に、動画の最後には、シリアルコンソールから打ち込んだスクリプトがメガヘルツオーダーの綺麗な矩形波を描ける
HardCaml
The following are executable IOCamlJS notebooks (quick start). Tutorials Basic HardCaml tutorials. Introduction Design Flow Combinatorial Logic Sequential Logic Simulation Guarded DSL Instantiation Examples Prefix networks Linear Feedback Shift Registers Comparison Comparison with other HDLs. Chisel
ソフトウェア/タイミングチャート清書サービス
概要 † このようなテキストを入力すると、 aclk ~_~_~_~_~_~_~_~_~_~_ awaddr ==?X=A1==X=A2X=A3==X==?=X=A4X=? awvalid __~~~~~~~~~~____~~__ awready ____[~~~~]__[~~]____[~~]__ wdata ====?X=D1X=D2X=?X=D3X=?X=D4==X=? wvalid ____~~~~__~~__~~~~__ wready ____~~~~__~~____~~__ bresp ====00================ bvalid ____~~~~__~~____~~__ bready ~~~~~~~~~~~~~~~~~~1~~ こんなタイミングチャートを生成できるサービスです。 ソースコード編集中に、ほぼリアルタイムで清書結果を確認できるので、試行錯誤しているう
iverilog と verilisp を使う - Qiita
Icarus Verilog(iverilog) を簡単に cygwin で使えると聞いたので試しに使ってみることにしました。ついでに verilisp も使ってみます。 まずは cygwin(64bit) 上でコンパイル Icarus Verilog のソースを github から clone します。 $ git clone git://github.com/steveicarus/iverilog.git しかし、configure がありません。autoconf から実行しないといけないようです。ということで、cygwin でコンパイルするには次のものが必要でした。 autoconf gperf flex bison ついでに clisp もインストールしておきます(あとで verilisp で使うから)。autoconf は２種類あったのですが autoconf-2.69 なるも
ZEROからのFPGA : 独自CPUを自作する（Verilog HDL版）
【更新履歴】 2016/12/23 簡易アセンブラを更新 2015/12/27 sraを修正、デバッグ用配線を削除 2015/11/02 brの名前をblに変更。cgtaを追加、sr, sl, sra, mv, bcの仕様を変更 2015/11/01 符号付き乗算に修正 2015/11/01 新規公開 FPGA上に独自設計のCPUを実装してみます。 アーキテクチャはこちらのものと同一で、それをVerilog HDLで実装したものです。 より高機能、高速なCPUに映像、音声出力、UART等を実装したものはこちら「独自CPUを自作する（メモリ操作の速いアーキテクチャ編）」です。 小さい回路規模、高い動作周波数を狙ったCPUはこちら「回路規模が小さく高クロックで動作するCPUの設計」で、それでメニーコアを構成したものはこちら「メニーコア・プロセッサーの設計」です。 ターゲットボードについて この
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SystemVerilog を使用したXilinx FPGA開発