回路設計の開発環境ISEにおけるDeviceUtilizationSummaryの見方 - 回路設計の開発環境ISEにおけるDevice... - Yahoo!知恵袋
Slice Logic Utilization って言うことは、Virtex5の話でしょうかねぇ。 Slice Logic Utilizationは単純に必要とするFlipflopやLUTの数です。どのSliceのFlipflopやLUTを使うかを考える前の値です。 Slice Logic Distributionは、必要とするFlipflopやLUTをSliceに割り当てた後の、Sliceの使用数です。 例えば、下記URLに乗ってるVirtex5でのレポートの例を参考に。。。 http://marsee101.blog19.fc2.com/blog-entry-442.html Slice Logic Utilization: Number of Slice Registers: 584 out of 19,200 3% Number used as Flip Flops: 584 ①ど
Core Generatorの使い方 - PukiWiki
CoreGeneratorの使い方? CoreGeneratorはXilinxのFPGAデバイスに搭載されている、各種エンベデッドデバイス(乗算器やメモリ等)を扱うモジュールを作成したり、またALUや加算器、バレルシフタなどLUTで作成できるIPコアを作成するためのソフトである。FPGAデバイス上の機能を使用する上で非常に重要である。 ●起動方法、操作方法 CoreGeneratorは単体でも起動できるが、ISE上から起動することが望ましい。 単体での起動方法 単体での起動方法は、Windowsの場合はプログラムから、Unixの場合は % coregen にて起動する。 ISEからの起動方法、操作方法 1.Sources in Projectウィンドウにて、FPGAデバイス名を選択する。 2.右クリック→New Sourceでウィンドウを開き、 IP(CoreGen & Architect
Sakai Hiroaki's Home Page
このホームページは以下に移動しました． ブックマークを張り直してください． ５秒後に自動的に移動します． http://kozos.jp/fpga/
FPGA Spartan-3A スターターキットであそぶ - 言語ゲーム
XILINX 社の FPGA Spartan-3A 評価キットでプログラムを書いてボード上で実行するまでの最低限の手順を書きます。特に英語版を買った人は、箱に入っている資料では全く役に立たないので注意して下さい。でも XILINX のサイトに沢山情報があります。 ソフトウェアのインストール 付属の CD-ROM から ISE 9.2i 評価版をインストールしました。インストール時に XILINX ウェブサイトでキーを発行してもらう必要があります。EDK は不要です。 FPGA の動作原理 普通 IC というのは作ってから中の回路を変更する事が出来ません。しかし FPGA には回路の素が沢山入っていて、ビットストリームという情報から動的に回路を作り出します。つまり後から CPU にもメモリにも何にでもなる、チップ界の ES 細胞と言えます。残念ながら回路の合成は電子的に行われるので、回路の素
さらに分かっておきたいトランジスタの種類 − ＠IT MONOist
組み込みソフトウェア／ハードウェア開発における技術力の向上、改善・最適化などを幅広く支援する“組み込み開発エキスパート”のための情報フォーラム
FPGAで忘れてはいけない、たった一つのオプション - ぱたへね
FPGAの回路を実機で動かすときに、一つだけ忘れてはいけないオプションがあります。それは「未使用ピンを入力/Hi-Zに設定する」です。数あるオプションの中で最も重要であるにも関わらず、ISEやクオータスのバージョンによってデフォルト値がまちまちになっています。 このオプションが適切に設定されていない場合、時に回路が動かなくなり、最悪ボードの破壊まで可能性があります。まずい設定の例としては、未使用ピンをas output driving groundに設定した時(Alteraの場合)を考えます。これは、使っていないピン（Verilogに記載されていないピン)をGNDに接続してしまいます。このオプションを使い基板側で未使用ピンをGNDに接続しておけば、FPGAデバイスのGNDピンが増えるためノイズに強くなるというメリットがあります。しかし、基板側でGNDに落ちていないときは非常に危険な事になり
FPGAのリセット回路 - なつたん
Advanced FPGA Design: Architecture, Implementation, and Optimizationのリセットの章から。 同期リセットと、非同期リセットの違いについて。 非同期リセットにはメタステーブルの問題があり、同期リセットには複数クロックの時にリセット解除のタイミングがコントロールできないことと、パルスのリセットを見逃す可能性がある。 この本で紹介されているのは、リセットをかけるのは非同期で、解除するのは同期型のハイブリッド仕様。 この構成にすると、パルスを逃すこともなく、リセットが入ると非同期ですべての回路にリセットが入り、解除はある程度シーケンスを組んで解除できる。ユーザー回路に入るリセット信号は、CLKで叩いているためメタステーブルの問題も無くなる。 これは知らなかった。今まで外部のリセット信号を、そのまま内部の非同期リセットに突っ込んでいた
電気回路/HDL/Xilinx ISE におけるの制約の与え方
Xilinx ISE を使った FPGA 開発における制約の書き方と満たし方を勉強する † FPGA や CPLD の開発では、回路の動作を HDL 言語で正しく記述するだけではだめで、 その回路がきちんと要求されるタイミングで動くことが必要になります。 FPGAの部屋 の marsee さん曰く、 「XilinxのFPGAはHDLが書けても、まだ半分しかマスターできたことにならないと思っている。」 とのことで、実際後半戦では FPGA 内部の構造まで踏み込んだ理解が必要だったり、 初心者にとってはいろいろと苦労が多いです。。。 ということで、動作クロックを高めなければならなかったり、 高速な周辺機器とやりとりをしなければならなかったりするときに重要になる、 「制約」の使い方について勉強する羽目になりました。 FPGA 回路設計での「制約 (constraint)」は、 回路の動作速度やタ
FPGAの部屋のまとめサイト
FPGAの部屋の記事をまとめることにしました。カテゴリ別にリンクがあるのでリンクに飛んでください。私が有用と思われるコンテンツ についてリンクがあります。 このページでは主にXilinx社のFPGAについての話題を書いています。 AMD(Xilinx)社のFPGA用ツールについて FPGAリテラシーおよびチュートリアル （Xilinx社のFPGAツールの使い方や7セグメントLEDのダイナミック点灯などについて書いてあります。初めての方はここをごらん頂くと良いと思 います) Xilinx ISEについて （XilinxのISEツールについての情報、ここがおかしいとかこうすると良いなどの情報) UCFの書き方 （XilinxのISEツールを使う上での大事な制約ファイル（UCFファイル)の書き方） Floorplannerの使い方 （モジュールをフロアプランできるツールFloorplannerの
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FPGAの部屋 ISEで任意のパスのディレイを見る方法
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FPGAで非同期のクロックを扱う方法 - なつたん
NGなクロック分周：作業机：SSブログ
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FPGA BBS [One Message View / Re[2]: FPGAボードで学ぶVerilog HDLの教材について]
アンサー #30648 - 10.1 Virtex-4 PAR - 「WARNING:Par:100 - Design is not completely routed.」という警告メッセージが表示される