PyPy-STM: first "interesting" release
Hi all, PyPy-STM is now reaching a point where we can say it's good enough to be a GIL-less Python. (We don't guarantee there are no more bugs, so please report them :-) The first official STM release: pypy-stm-2.3-r2-linux64 (UPDATE: this is release r2, fixing a systematic segfault at start-up on some systems) This corresponds roughly to PyPy 2.3 (not 2.3.1). It requires 64-bit Linux. More precis
[Interview] Brian Shirai on Rubinius 2.0, the GIL, and thread-safe Rub
[Interview] Brian Shirai on Rubinius 2.0, the GIL, and thread-safe Ruby code Published on March 26, 2013 by Jesse Storimer Brian Shirai and I recorded a conversation about multi-threaded programming in Ruby and his work on Rubinius. Listen (or read the transcript) to hear about: what's the global lock and its effect on concurrency? why the GIL is not a substitute for thread-safety why multi-thread
Javaでトランザクショナルメモリを使う
7/12 プログラミング生放送+CLR/H+Sapporo.cpp 勉強会＠札幌 ユビキタス協創広場 U-cala #pronamaclrhsapporocpp で発表したスライド http://pronama.azurewebsites.net/2014/06/12/pronama-clrh-sapporocpp-at-u-cala/ RLSを用いたマルチテナント実装 for Django by Takayuki Shimizukawa 複数のテナント（チーム・組織）向けにサービスを提供するシステムで、テナント相互の情報を分離して扱う、複数のマルチテナントアーキテクチャが考案されています。「各プログラマが努力して実装する」戦略でも実現はできますが、プログラミングミスや設定間違いによるデータ混濁が高確率で発生します。このトークでは、マルチテナントアーキテクチャにおけるデータ分割アプローチの
Google グループ
Google グループでは、オンライン フォーラムやメール ベースのグループを作成したり、こうしたフォーラムやグループに参加したりすることで、大勢のユーザーと情報の共有やディスカッションを行うことができます。
C++トランザクショナルメモリ拡張まとめ（N3718） - yohhoyの日記
プログラミング言語C++のトランザクショナルメモリ(TM; Transactional Memory)拡張に関するドラフト仕様v1.1（→id:yohhoy:20120414）からの差分メモ。 本記事の内容は、2013年8月付けの(PDF)N3718 Transactional Memory Support for C++に基づく。 2020-05-22追記：2015年9月に ISO/IEC TS 19841:2015*1が正式発行されたが、ユーザ経験の少なさからC++17仕様への統合は見送られた*2。2019年には処理系の実装負担が少ない「軽量トランザクショナルメモリ(TM Lite)」が提案され*3、2020年5月現在もP2066で議論が続いている。 2024-06-20追記：TM Lite提案に基づく*42022年10月C++TM拡張v2ドラフト (PDF)N4923 を最後に動きが
SiSoftware – Windows, Android, GPGPU, CUDA, OpenCL, analysers, diagnostic and benchmarking apps
Comments Off on Intel 14th Gen Core RaptorLake-Refresh (i7 14700K(F)) Review & Benchmarks – Hybrid Top-End Performance What is “RaptorLake-Refresh”? It is the “next-generation” (14th gen) Core architecture, refreshing the current “RaptorLake” (13th gen) and thus the 4th generation “hybrid” (aka “big.LITTLE”) arch that Intel has released. As before, it combines big/P(erformant) “Core” cores with LI
INTEL コード & ダウンロード
Using Intel.com Search You can easily search the entire Intel.com site in several ways. Brand Name: Core i9 Document Number: 123456 Code Name: Emerald Rapids Special Operators: “Ice Lake”, Ice AND Lake, Ice OR Lake, Ice* Quick Links You can also try the quick links below to see results for most popular searches. Product Information Support Drivers & Software
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What does Transactional Synchronization Extensions (TSX) processor technology mean to vulnerability exploits (e.g. Brute Forcing)?
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RFR (XL) 8031320: Use Intel RTM instructions for locks
STMの設計と進化
Hardware Transactional Memory in Java, or why synchronized will be cool again.
TSX - TSX
Intel TSX HLE を触ってみた x86opti
SC13 Presentation - Performance Evaluation of Intel Transactional Synchronization Extensions for High Performance Computing
Linux kernel development - RFC: Kernel lock elision for TSX
#dev-test-ops: Software Transactional Memory in JRuby - Redux with Cloby
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