設計標準化言語としてのVHDLは、次第に定着してきていますが、やはりその習得には多くの時間を要しているようです。VHDL関連書籍も多数出版されていますが、言語体系が大きくかつ複雑だという声もよく聞かれます。やはりこの言語は、分かりにくい部類に入るといえるでしょう。 またハードウェア記述言語のわりには、ハードウェアの記述性に対する問題点もあり、回路を記述できなかったり、記述した回路が合成できなかったりすこともあり、これがまた実用化の負荷にもなっています。 はたまた、VHDLのコードを自動生成するツールなどでは、現実的ではないソースコードをはきだすものまであり、これから合成された回路が誤動作でトラブる事態も発生しています。 ここでは、言語の性格を概観し、一般に習得には数ヶ月かかるといわれるVHDLを3日で理解、1週間で実戦的に使用することができないものだろうかということを考えて、短期間で