電気回路/HDL/Verilogメモpullup/pulldown の基本† Verilog ではバス信号線などを pullup / pulldown で引っ張ることにより、すべてのドライバが highZ の時の値を 1 または 0 に決められることになっています。 通常そのようなトライステートなバスは FPGA 外部に出て行く信号線を記述するときに使います。 外部ピンをトライステートにする場合とは対照的に、 FPGA 内部のネットを疑似トライステート的に記述した場合には、 その回路は論理合成時に マルチプレクサ/and/or などの論理回路に置き換えられて、 「結果的にトライステートの場合と同様の動作をするよう」取りはからってもらえます。 たとえばこんな回路。 LANG:verilog wire oe1, oe2, oe3; wire [BUS_BITS-1:0] data1, data2, data3; wire [BU
