Verilog「脱」入門Verilog「脱」入門 はじめに Verilog HDL を使い始めて早９年目。 それ以前は ABEL や VHDL でシコシコとやってましたが、Verilog HDL を使うようになってからはそれ一本です (あくまでも HDL の話、Schematic は別)。 最近は周りでも HDL を使って FPGA の設計をする者が多くなってきました。 彼らは HDL の入門書や FPGA 代理店開催の無料セミナーなどで FPGA 設計の一通りを習っているようです。 しかし、"そこに書いてあること・習ったことがすべて" だと思い込み、"それ以上のことはできない" と思い込んでいるように感じます。 趣味の世界ならまだしも、業務で使う以上は早いところ "入門" の枠から抜け出して次のステップへ進んで欲しいのですが… 彼らのコードからは "その場しのぎ" かつ "動いてるから大丈夫"
