ソフト屋のための SpinalHDL FPGA 設計入門（その1） | IoT ソフトウェア設計のファームロジックス [相模原]
FPGA design tutorial by SpinalHDL for embedded software engineers. 先日、SpinalHDL というハードウェア記述言語を簡単に紹介しました。最終的な目標は RISC-V を使って FPGA 上に SoC を設計実装することですが、目標が高すぎるのでハードルを下げます。まずは、VexRiscv を実装しているハードウェア記述言語 SpinalHDL を（少し）勉強し、簡単な論理回路を FPGA（具体的には TinyFPGA BX）上で動作させてみたいと思います。 少しだけ前書き（tl;dr;） 私は組込ソフトウェアの設計が専門で、HDL も FPGA も門外漢です。なぜいま FPGA か、というのは先日書きましたが、基本的な考えとしては、設計や実装には常に適切なツール、言語を利用したい、ということがあります。たとえば、最近流
GitHub - SpinalHDL/VexRiscv: A FPGA friendly 32 bit RISC-V CPU implementation
This repository hosts a RISC-V implementation written in SpinalHDL. Here are some specs : RV32I[M][A][F[D]][C] instruction set Pipelined from 2 to 5+ stages ([Fetch*X], Decode, Execute, [Memory], [WriteBack]) 1.44 DMIPS/MHz --no-inline when nearly all features are enabled (1.57 DMIPS/MHz when the divider lookup table is enabled) Optimized for FPGA, does not use any vendor specific IP block / primi
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