銅配線を2nmノード以下に微細化、Appliedが新材料:最大25%の低抵抗化も実現(1/2 ページ) Applied Materialsが、銅配線の2nmノード以降への微細化と最大25%の低抵抗化を実現する新材料技術を開発した。チップの静電容量を低減し、3D積層ロジック/DRAMチップの高強度化も実現する。 Applied Materialsが、銅配線を2nmロジックノード以降へと微細化し、抵抗を最大25%低減することで、チップのワット当たりの性能を向上させる新材料を発表した。改良されたLow-k(低誘電率)絶縁材料を用いたこの新材料は、チップの静電容量を低減し、3D積層ロジック/DRAMチップの高強度化も実現する。 Applied Materialsは、米国カリフォルニア州サンフランシスコで2024年7月9~11日に開催された「SEMICON West 2024」で、銅配線を2nmノー
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