簡単に作るVerilogテストベンチ - ぱたへね人が作ったVerilogソースや、書き立てほやほやのVerilogソースを簡単にテストしたい時ってありますよね。OpenCoresで公開されているEthmacを使って、簡単にテストベンチを作る方法をまとめてみました。目標はできるだけ楽に動作を確認することですが、初心者向けに一歩ずつテストベンチを動かしていく方法にもなっています。ここで作るテストベンチは、正式な（本格的な）テストまでのつなぎとして使うような物を想定しています。テストベンチを書くための文法などは、他のサイトや書籍を参考にしてください。 Ethmacの入手先はここです。 http://opencores.org/project,ethmac シミュレータはVeritakを使用しています。 DUTとは 最初に言葉の説明を。テストベンチを書くときに、テストの対象となるモジュールをDUT(Device Design Under Tes
