HDLによるFPGA設計1. 論理合成向けのVerilogHDLの書き方 合成系と検証系 デジタル回路の基本形 組合せ回路のRTL記述 FlipFlopのRTL記述 Verilogの論理式の書き方 ムーアマシンのRTL記述 記述例 - シリアル受信回路 構造記述による階層化 動作記述と構造記述 補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogHDLコーディングのTips 記述スタイル エッジ検出の書き方 内部信号は正論理にする 小さいモジュールを作らない 中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterを乱用しない シミュレーション用コードをRTL記述に埋め込まない ビット演算・関係演算はビット幅をそろえる、算術演算はそろえなくていい if( )の条件式は1ビットにする ファイル名はモジュール名に一
