Opencores by Verilog Source with VHDL Translationこのページでは、当社で開発したIPやトランスレータを使ってVHDLコアをVerilogに翻訳したもの、OpencoresのVerilog等を紹介していきます。 とりあえず、既存の設計例を通して、CPUアーキテクチャ、HDLコーディング技法の研究にお役になれば幸いです。 1.ベンチマークテスト 同じCソースプログラムをシミュレータ上で動かして総クロック数を評価してみます。Cソースプログラムは、リードソロモン（５インターリーブ、3重訂正）です。下記オープンソースコアについて行いました。 駆動周波数の比較ではなくCPIの比較であることと、オリジナルとの比較ではなく、Opencores上での比較であることに注意してください。 SH2 T80( translated to Verilog by automatically with Veritak Translator) TV80 (T80の下にあり
