HDLによるFPGA設計
1. 論理合成向けのVerilogHDLの書き方 合成系と検証系 デジタル回路の基本形 組合せ回路のRTL記述 FlipFlopのRTL記述 Verilogの論理式の書き方 ムーアマシンのRTL記述 記述例 - シリアル受信回路 構造記述による階層化 動作記述と構造記述 補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogHDLコーディングのTips 記述スタイル エッジ検出の書き方 内部信号は正論理にする 小さいモジュールを作らない 中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterを乱用しない シミュレーション用コードをRTL記述に埋め込まない ビット演算・関係演算はビット幅をそろえる、算術演算はそろえなくていい if( )の条件式は1ビットにする ファイル名はモジュール名に一
初めてでも使えるVerilog HDL文法ガイド ―― 文法ガイド編
回路記述やテストベンチでよく用いるものについて，Verilog HDLの文法の要約を示します．簡略化して表現したものもあります．また，省略できる項目には［ ］を付けました． （編集部） 1.基本項目1.1 識別子● 通常の識別子 英字またはアンダ・スコア（ _ ）で始まる文字列．文字列中には，英字，数字，アンダ・スコア（ _ ），ドル記号（$）を含むことができる．大文字と小文字を区別する．《記述例》 正しい識別子 cnt4，_reset，TEN$，INPUT （大文字なので予約語のinputとは区別できる） 誤った識別子 74LS00（先頭が数字），$test（先頭が$），xor（予約語） ● エスケープされた識別子 バック・スラッシュ（ \ ）で始まる文字列（日本語環境では￥で始まる文字列）．任意の印字可能なASCII文字を含むことができる．ホワイト・スペース（スペース，タブ，改行）が識
初めてでも使えるVerilog HDL文法ガイド ―― 記述スタイル編
ここでは，Verilog HDLの文法についておさらいする．Verilog HDL 2001では，それまで文法的にあいまいとされてきた部分などが修正されている．記述スタイルについてVerilog HDL 2001で改定された部分を説明する． （編集部） Verilog HDLは，1995年にIEEE 1364として標準化されましたが，その後さまざまな修正と拡張が行われ，2001年にIEEE 1364-2001として新しい標準になりました．既存の機能もそのまま使えるように，仕様追加の形で改訂されています． そこで，新たにHDL設計を始める方でもわかるように，Verilog HDL 2001の文法を「記述スタイル編」と「文法ガイド編」に分けて解説します．なお，記述スタイル編では，新旧両方のスタイルが可能な場合には併記せず，新スタイルのみを紹介しています．文法ガイド編では両方を併記しています．
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
Verilog-HDL入門
