RTL設計スタイルガイド Verilog HDL編(System Verilog対応版）coding(73) - Qiita
STARC RTL 設計スタイルガイド STARCは、2016年解散した（株）半導体理工学研究センター（Semiconductor Technology Academic Research Center:STARC）。 http://www.starc.jp STARC RTL設計スタイルガイドはSTARCが作成した。 RTLは、Registar Transfer Level(登録転送水準)という論理回路記述。 HDLは、金物記述言語（Hardware Description Language）。 IEEE/IEC 1364-2005がVerilog HDL. IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification, and Verification Language http://ieeexpl
VZエディタ移植の方法と成果。註釈 - Qiita
VZエディタ VZエディタはintel 8086用アセンブラで書かれたDOS用のエディタです。 ヴィレッジセンターから1989年に発売されました。 兵藤嘉彦さん制作です。兵藤嘉彦さんの前作EZエディタからかなり機能充実したアセンブラソースコード付きエディタです。 兵藤嘉彦さんは名古屋工業大学が誇るプログラマのお一人です。 https://ja.wikipedia.org/wiki/VZ_Editor VZエディタは当初NEC PC-9801用に設計されました。次の版ではDOS/V(IBM-PC互換機）用も同梱しました。 配布は、当初5.25インチFDでした。 Mifesコンパチのマクロを作ってくださった大野元久(当時名工大大学院生)さんにHDDをお貸しする関係で、下宿をおとづれたことは１度あるかもしれない。それ以外は、ほぼ全部Chatだけで打ち合わせはしている。 NOP(NIT(Nagoy
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