GitHubでCoremark-PROがオープンソース化されたので試してみる - FPGA開発日記
https://www.eembc.org/coremark-pro/ CPUのベンチマークといえば様々なものがあるが、有名なところといえば SPEC (https://spec.org/) Standard Performance Evaluation Corperation。おそらくもっとも有名なベンチマーク。各種CPUのベンチマーク評価などでも使用される。 EEMBC(https://www.eembc.org/) Embedded Microprocessor Benchmark Consortium。組み込み向けのCPUの評価などに使用される。Coremarkなどが有名。 など様々なものが存在する。SPECは有料だが、EEMBCはCoremarkに限って無料となっている。しかし今回、Coremarkに加えて、mlmark(Machine Learning benchMARK)およ
これからの時代、少量カスタムで大量種類のチップを設計する方法とは (UCBの論文を読む) - FPGA開発日記
UCB(University of California, Berkeley)の論文を教えてもらい、読んでみることにした(実際には大量にGoogle翻訳した)。 この論文は"Generating the Next Wave of Custom Silicon"という論文である。 著者から分かる通り、RISC-VとChiselの思いっきり関係者である。 Generating the Next Wave of Custom Silicon Borivoje Nikolić, Elad Alon, Krste Asanović, Electrical Engineering and Computer Sciences, University of California, Berkeley, CA, USA https://ieeexplore.ieee.org/xpl/mostRecentIss
CPUの新たな脆弱性 SPOILERの論文を読む - FPGA開発日記
arxiv.org GIGAZINEでも紹介された新たなCPUの脆弱性の論文"SPOILER"が発表された。GIGAZINEがこのような記事を公開するのは珍しいなと思いつつ、面白そうなので読んでみることにした。 ちなみに、筆者は例によってセキュリティの専門家ではないし、CPUアーキテクチャにしてもデスクトップクラスの本格的なものは設計経験がないので、いまいち本文から読み取れない部分があったりとか、間違っている部分があるかもしれない。 この攻撃手法も、CPUの高速化を達成するための様々な機構を悪用する手法となっている。 SPOILERが対象とするのは、ストア命令の内容をロード命令でフォワードするためのMOB(Memory Order Buffer)の機構だ。例えば以下のようなコードを書いた場合、 sw a0, 0(sp) lw a1, 0(sp) ストア命令は、投機実行をしてしまうとメモリの
ZEROからのFPGA : 回路規模が小さく高クロックで動作するCPUの設計
アーキテクチャー コードサイズを小さくするために、今回は命令長を16bitにしました。レジスター幅のデフォルト値は16bitですがパラメーターで可変となっているのでアプリケーションの必要に合わせて32bitや64bitに変更できます。 回路規模の縮小、動作周波数向上のための工夫 深いパイプライン動作周波数を上げるため深めの7段ステージパイプラインの設計にしました。また、完全なパイプライン設計にしているので最小1サイクルで命令を連続実行できます。 乗算命令とシフト命令は深いパイプラインで実行テストの結果、乗算命令とシフト命令が特に遅延が大きいため、実行段で3〜4サイクルの遅延を許容する設計にし、パイプライン化した回路が生成されるようにしました。 レジスターファイルをブロックRAMで構成可能パイプラインはより深くなりますが、多くのレジスターを実装した場合でも回路規模が大きくなりません。（実際に
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インテルを悩ませるチップの脆弱性は、“パッチワーク対応”が続く限り終わらない
Lenovo ThinkPad T495 | レノボ・ ジャパン
CPUをベンチマークで性能比較 - パソコンの選び方と買い方
GitHub - AntonMause/rv16poc: 16 bit RISC-V proof of concept
MIT、カーボンナノチューブ半導体で16bit RISC-Vプロセッサを作成
Canaan Official | Creator of the World first ASIC Bitcoin Miner
GitHub - chipsalliance/riscv-dv: Random instruction generator for RISC-V processor verification
GitHub - bluespec/Flute: RISC-V CPU, simple 5-stage in-order pipeline, for low-end applications needing MMUs and some performance
GitHub - bluespec/Piccolo: RISC-V CPU, simple 3-stage pipeline, for low-end applications (e.g., embedded, IoT)
GitHub - tommythorn/yari: YARI is a high performance open source FPGA soft-core RISC implementation, binary compatible with MIPS I. The distribution package includes a complete SoC, simulator, GDB stub, scripts, and various examples.
新たなインターフェイス規格「Compute Express Link」が登場
TC-100C PC Card
STM32MP1 Series - STMicroelectronics
【後藤弘茂のWeekly海外ニュース】 ZEN 2ベースの64コアCPU「Rome」はなぜCPUとI/Oを分離したのか
Chiselを使ってCPU の検索結果 - FPGA開発日記
［速報］AWSがARMプロセッサ「AWS Graviton Processor」を開発。搭載した「Amazon EC2 A1 インスタンス」発表。AWS re:Invent 2018 － Publickey
