LiteX と Migen の勉強をしてみる（第1回） • IoT ソフトウェア設計のファームロジックス [相模原]
Slowly start learning LiteX and Migen. 以前に、SpinalHDL というハードウェア記述言語や、オープンソース（あまり好きな言葉ではないが）の論理合成ツール Yosys、Place and Route ツール nextpnr を使って、設計した論理回路や RISC-V SoC を Lattice 社の FPGA 上で動かしてました。 SpinalHDL による SoC 設計は面白いのですが、SpinalHDL プロジェクトの進み方は基本的に Charles Papon さんの意向次第なので、私の期待している方向にプロジェクトが進まないことがあります。（以前の様子ですと、Papon さんは SMP による Linux 動作に取り組んでいらしたようです。）また、やはり Scala ベースの Chisel や SpinalHDL を利用するには、どうしても
オープンソース形式検証ツールSymbiYosysを用いて形式検証に入門する (1. SymbiYosysのインストールと基本的な動作確認) - FPGA開発日記
オープンソース・ツールを用いた形式検証を行いたくて、いろいろチュートリアルを読んでいる。 例えば、以下の記事で書いてあるようなBRAMの形式検証を行ってみたい。 zipcpu.com デザインとしては以下をそのまま利用してみる： github.com デザインの本体： always @(posedge w_clk) begin if(w_en) bram[w_addr] <= w_data; end always @(posedge r_clk) begin if(r_en) r_data <= bram[r_addr]; end Formalのassertionの部分 assume()によって、探索の範囲を小さくする： symbiyosys.readthedocs.io // set data variable to whats in the bram initial begin ass
Tang Nano 9kでSoftCore noMMU-Linuxを動かしてみる
Tang Nano 9kでSoftCore noMMU-Linuxを動かしてみる はじめに 規模が小さいFPGA(Tang Nano 9k)上でRISC-V SoftCore noMMU-Linuxに挑戦したので その概要と構築手順をご紹介したいと思います。 Tang Nano 9kのスペック Logic Units (LUT4) 8640 Crystal oscillator 27MHz External SPI FLASH 32Mbits SPI flash SDR SDRAM(bits) 64Mbits Tang Nano 9kは秋月電子通商さんで2,480円で販売されています。 主な修正内容 RegYMMさんが作成した No MMU Linux on 32-bit RISC-V のqemu riscv32 nommuを参考に Litex VexRiscvで動作させる為に以下の実装を
GitHub - sylefeb/Silice: Silice is an easy-to-learn, powerful hardware description language, that simplifies designing hardware algorithms with parallelism and pipelines.
A language for hardcoding algorithms with pipelines and parallelism into FPGA hardware Quick links: To set up Silice, see the getting started guide. To see what can be done with Silice, check out the example projects (all are available in this repo). To start designing hardware, see learn Silice. Watch the introduction video on programming FPGAs with Silice (youtube). Watch the video on the IceV-d
Vivado/Vitis 2024.1 の MicroBalze Vを使う | わさらぼ
Vivado 2024.1でRISC-V ISAのMicroBalzeVが利用できるようになりました．この記事は，Vivado 2024.1 で Arty (Arty A7-100)を対象にMicroBlazeVを利用する手順のメモです． 前半では，Vivadoを使って，MicroBlaze Vを含むFPGA FWの準備をして，後半では，Vitisをclassicモードで起動して，MicroBalze V上でのプログラムの実行を試してみます． なお，これは，Vitis/Vivado 2020.1でMicroBlazeを使う のMicroBlaze V版です． おおまかな開発の流れ 開発の流れは次の通りです． IP IntegratorでMicroBlazeVデザインを用意 Generate Bitstreamでbitファイルを作成 「Export Hardware」で .xsa ファイルを
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fpga-verilog.md
GitHub - WangXuan95/FPGA-HDMI: An FPGA-based HDMI display controller. 基于FPGA的HDMI显示控制器
GitHub - machdyne/katze: Katze Ethernet Pmod Compatible Module
GitHub - swetland/ethernet-pmod: Ethernet PHY PMOD (Microchip LAN8720A PHY)
GitHub - SpinalHDL/NaxRiscv
https://www.mouser.jp/ProductDetail/Lattice/LFE5U-12F-6TG144C?qs=TuK3vfAjtkVW0zSZ2%252B4c0Q%3D%3D
GitHub - YosysHQ/sby: SymbiYosys (sby) -- Front-end for Yosys-based formal verification flows
My Personal Journey in Verification
YoWASP
litex/litex/soc/cores/cpu at master · enjoy-digital/litex
CPUs
SERV user manual — SERV documentation
GitHub - BrunoLevy/learn-fpga: Learning FPGA, yosys, nextpnr, and RISC-V
GitHub - kazkojima/colorlight-i5-tips: Tiny tips for Colorlight i5 FPGA board
GitHub - YosysHQ/apicula: Project Apicula 🐝: bitstream documentation for Gowin FPGAs