GitHub - enjoy-digital/litex: Build your hardware, easily!
The LiteX framework provides a convenient and efficient infrastructure to create FPGA Cores/SoCs, to explore various digital design architectures and create full FPGA based systems. LiteX SoC builder framework quick tour/overview: Slides Want to get started and/or looking for documentation? Make sure to visit the Wiki! A question or want to get in touch? Join us on Discord or on our IRC channel: [
Zynq-7000 SoC向け Gigabit Ethernet TCP／IPソリューション｜Zynqソリューション｜製品｜OKIアイディエス
AMD社製FPGAで多数の導入実績のあるGigabit Ethernet TCP／IPソリューションをZynq-7000 SoCに搭載しました。 ARM Cortex™-A9上のソフトウェア処理では達成困難な900Mbpsの高スループットを実現します。 Ethernetプロトコルの制御は、全てPL内部（Micro Blaze）で処理。 ハードエンジン（ToE）＋TCP／IPプロトコルスタックにより高速データ伝送を実現！ MicroBlazeソフトプロセッサ上に、自社製TCP／IPフルスタックと大容量高速TCP伝送を実現するためのTOE（TCP Off Loading Engine）IP制御を行う制御ドライバー、MAC／PHY制御ドライバーを搭載 Processing System（ARM）からは、Socketインターフェースでアクセスでき、PL内部を意識することなく使用できます。 900M
FPGAを使ってOpen vSwitchの データプレーンを作る 慶應義塾大学 空閑洋平, 松谷健史 SDN Japan 2012/12/7 [公開OK][空閑さん資料]kuga-ovs-fpga.pptx
FPGAを使ってOpen vSwitchの データプレーンを作る 慶應義塾⼤大学 空閑洋平, 松⾕谷健史 <sora@haeena.net> SDN Japan 2012/12/7 • Open vSwitchを使ったDIY設計スイッチの発表です – 5000円前後のFPGAを想定 – 1000BASE-‐‑‒T マルチポート – NIC Offloading機能 – CPU+SW部と転送HW部の分離離 – Cut-‐‑‒through forwarding • 筐体作成の検討 – 2万円前後で作るOpen vSwitch筐体 OpenFlow • NetFPGA – 1Gと10Gの4ポート – 最近10G向けのOpenFlow実装が公開 • Broadcom API – Indigo firmwareやPica8，など • OpenWRT – ソフトウェアで処理
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
GitHub - machdyne/katze: Katze Ethernet Pmod Compatible Module
GitHub - swetland/ethernet-pmod: Ethernet PHY PMOD (Microchip LAN8720A PHY)
GitHub - kazkojima/colorlight-i5-tips: Tiny tips for Colorlight i5 FPGA board
Yoshimasa Niwa on Twitter: "Since the litespi has a manual mode for chip-select line, just need to apply patch to the SPI driver then it could… https://t.co/cODpfZoNtN"
GitHub - wuxx/Colorlight-FPGA-Projects: current focus on Colorlight i5 and i9 & i9plus module
GitHub - litex-hub/linux-on-litex-vexriscv: Linux on LiteX-VexRiscv
Redirecting Peripherals from MIO to EMIO | Zedboard
Confluence
イーサネットＰＨＹをＦＰＧＡで操作してみる。ＭＡＣ層の設計