GitHub - sylefeb/Silice: Silice is an easy-to-learn, powerful hardware description language, that simplifies designing hardware algorithms with parallelism and pipelines.
A language for hardcoding algorithms with pipelines and parallelism into FPGA hardware Quick links: To set up Silice, see the getting started guide. To see what can be done with Silice, check out the example projects (all are available in this repo). To start designing hardware, see learn Silice. Watch the introduction video on programming FPGAs with Silice (youtube). Watch the video on the IceV-d
GitHub - google/xls: XLS: Accelerated HW Synthesis
XLS implements a High Level Synthesis toolchain that produces synthesizable designs (Verilog and SystemVerilog) from flexible, high-level descriptions of functionality. It is Apache 2 licensed. XLS (Accelerated HW Synthesis) aims to be the Software Development Kit (SDK) for the End of Moore's Law (EoML) era. In this "age of specialization", software and hardware engineers must do more co-design ac
ソフト屋のための SpinalHDL FPGA 設計入門（その1） • IoT ソフトウェア設計のファームロジックス [相模原]
FPGA design tutorial by SpinalHDL for embedded software engineers. 先日、SpinalHDL というハードウェア記述言語を簡単に紹介しました。最終的な目標は RISC-V を使って FPGA 上に SoC を設計実装することですが、目標が高すぎるのでハードルを下げます。まずは、VexRiscv を実装しているハードウェア記述言語 SpinalHDL を（少し）勉強し、簡単な論理回路を FPGA（具体的には TinyFPGA BX）上で動作させてみたいと思います。 少しだけ前書き（tl;dr;） 私は組込ソフトウェアの設計が専門で、HDL も FPGA も門外漢です。なぜいま FPGA か、というのは先日書きましたが、基本的な考えとしては、設計や実装には常に適切なツール、言語を利用したい、ということがあります。たとえば、最近流
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
GitHub - WangXuan95/FPGA-USB-Device: An FPGA-based USB 1.1 (full-speed) device core to implement USB-serial, USB-camera, USB-audio, USB-hid, etc. It requires only 3 FPGA common IOs rather than additional chips. 基于FPGA的USB 1.1 (full-speed) device端控制器，可实现US
GitHub - Learning-Chips-Lab/OpenEye: The Open Source Hardware Accelerator for Efficient Neural Network Inference
GitHub - SpinalHDL/NaxRiscv
GitHub - chipsalliance/synlig: SystemVerilog synthesis tool
GitHub - zachjs/sv2v: SystemVerilog to Verilog conversion
GitHub - YosysHQ/sby: SymbiYosys (sby) -- Front-end for Yosys-based formal verification flows
My Personal Journey in Verification
GitHub - chisel-jp/chisel-book: Digital Design with Chisel
GitHub - chadyuu/riscv-chisel-book
A fun Friday evening--verifying an AXI-lite slave
GitHub - ourarash/SystemVerilogCSP: SystemVerilog Library for Modeling Asynchronous Circuits
Verilog CSP
https://www.youtube.com/channel/UC1kyKOb_sv52OfVTZW5WXPg
MIPSfpga
GitHub - grantae/OpenMIPS: A full implementation of the MIPS32 Release 1 ISA, including virtual memory, TLB, instruction and data caches, interrupts and exceptions, over 100 hw/sw tests, and full ISA compliance
Design and Implementation of FPGA based Wi-Fi MAC Transmitter
SystemVerilog support of icarus (iverilog compiler)