RISC-V Formal Verification Framework (riscv-formal) についてまとめる - FPGA開発日記
RISC-V Formal Verification Frameworkは、RISC-Vプロセッサの形式的検証を行うための包括的なフレームワークである。 このフレームワークは、RISC-V Formal Interface (RVFI)を中心として構築されており、SystemVerilog Assertions (SVA)を活用した形式的テストベンチを提供する。 riscv-formalの目的と意義 riscv-formalの主な目的は、RISC-Vプロセッサの機能的正確性を数学的に証明することである。 従来のシミュレーションベースの検証では、テストケースの網羅性に依存するため、バグの見落としが発生する可能性がある。 一方、形式的検証では、全ての可能な入力と状態遷移を数学的に検証することで、プロセッサの正確性を保証できる。 RISC-V Formal Interface (RVFI) の概
SymbiYosysのドキュメントを読む (6. 検証が失敗するケースの練習問題) - FPGA開発日記
SymbiYosysによるデザイン検証の続き：FIFOの検証で、検証が失敗するケースをデバッグする。 symbiyosys.readthedocs.io 練習問題 [script] nofullskip: read -define NO_FULL_SKIP=1 noverific: read -noverific read -formal fifo.sv hierarchy -check -top fifo -chparam MAX_DATA 17 prep -top fifo 追加したhierarchyコマンドは、トップ・モジュールのMAX_DATAパラメーターを17に変更する。basicタスクを実行し、何が起こるか見てみよう。Assert failed in fifo: a_count_diff のようなエラーが出るはず。すべてのテストに合格しながら、MAX_DATAのより大きな値で動
SymbiYosysのドキュメントを読む (5. FIFOの検証のカバーケースを観察する) - FPGA開発日記
SymbiYosysによるデザイン検証の続き：FIFOの検証例で、カバーケースを取得する方法を見てみる。 正しい動作の間、w_underfillステートメントはアンダーフローのケースをカバーする。fifo_cover/logfile.txtを調べると、探しているcoverステートメントを含むトレースファイルがわかる。このファイルが存在しない場合は、以下のコードを実行する。 $ sby fifo.sby cover w_underfill というのはこれかな (追記：違った。実際には https://msyksphinz.hatenablog.com/entry/2025/05/18/040000 に書いたとおり、もっとシンプルなプロパティが動作していた) // use block formatting for w_underfill so it's easier to describe i
オープンソース形式検証ツールSymbiYosysを用いて形式検証に入門する (1. SymbiYosysのインストールと基本的な動作確認) - FPGA開発日記
オープンソース・ツールを用いた形式検証を行いたくて、いろいろチュートリアルを読んでいる。 例えば、以下の記事で書いてあるようなBRAMの形式検証を行ってみたい。 zipcpu.com デザインとしては以下をそのまま利用してみる： github.com デザインの本体： always @(posedge w_clk) begin if(w_en) bram[w_addr] <= w_data; end always @(posedge r_clk) begin if(r_en) r_data <= bram[r_addr]; end Formalのassertionの部分 assume()によって、探索の範囲を小さくする： symbiyosys.readthedocs.io // set data variable to whats in the bram initial begin ass
SystemVerilog の魅力 2 (活用編) - Intel - マクニカ
皆さんは RTL 設計に何の言語をお使いですか？ SystemVerilog は最近になって急激にユーザ数を増やしている言語です。 そこで、SystemVerilogをあまり知らない方へ、SystemVerilog の魅力を 基礎編と活用編の２回に分けて簡単にご紹介します。 今回の基礎編は、費用をかけずに SystemVerilog を導入するだけで得られるメリットを中心に説明します。 次回の活用編は、費用は発生しますが SystemVerilog のメリットを大きく生かす方法をご紹介します。 RTL 検証と実機検証 FPGA による実機検証は高速にシステム( FPGA でなく装置全体)検証できるのは大きな魅力の１つですが、不具合時に内部ノードの観測によるデバッグが不得意です。 そこで、デバッグ効率が高い（修正&検証が早い） RTL 段階で主要なバグを排除し、FPGA を使ったシステム検証
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GitHub - YosysHQ/sby: SymbiYosys (sby) -- Front-end for Yosys-based formal verification flows
My Personal Journey in Verification
The ZipCPU by Gisselquist Technology
https://www.youtube.com/channel/UC1kyKOb_sv52OfVTZW5WXPg
GitHub - sifive/Kami: Kami - a DSL for designing Hardware in Coq, and the associated semantics and theorems for proving its correctness. Kami is inspired by Bluespec. It is actually a complete rewrite of an older version from MIT
GitHub - chipsalliance/riscv-dv: Random instruction generator for RISC-V processor verification
Under the hood of Formal Verification
GitHub - cliffordwolf/riscv-formal: RISC-V Formal Verification Framework
YosysHQ SBY documentation
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http://www.clifford.at/papers/2015/icestorm-flow/slides-fosdem16.pdf
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