[B! verilog][assert] masterqのブックマーク

masterq id:masterq

verilogとassertに関するmasterqのブックマーク (2)

オープンソース形式検証ツールSymbiYosysを用いて形式検証に入門する (1. SymbiYosysのインストールと基本的な動作確認) - FPGA開発日記
オープンソース・ツールを用いた形式検証を行いたくて、いろいろチュートリアルを読んでいる。例えば、以下の記事で書いてあるようなBRAMの形式検証を行ってみたい。 zip cpu.com デザインとしては以下をそのまま利用してみる： github.com デザインの本体： always @(posedge w_clk) begin if(w_en) bram[w_addr] <= w_data; end always @(posedge r_clk) begin if(r_en) r_data <= bram[r_addr]; end Formalのassertionの部分 assume()によって、探索の範囲を小さくする： symbiyosys.readthedocs.io // set data variable to whats in the bram initial begin ass
masterq 2024/12/14
yosys

assert

assume

verify

oss

opensource

verilog

あとで読む

fpga
リンク
SystemVerilog の魅力 2 (活用編) - Intel - マクニカ
皆さんは RTL 設計に何の言語をお使いですか？ System Verilog は最近になって急激にユーザ数を増やしている言語です。そこで、System Verilogをあまり知らない方へ、System Verilog の魅力を基礎編と活用編の２回に分けて簡単にご紹介します。今回の基礎編は、費用をかけずに System Verilog を導入するだけで得られるメリットを中心に説明します。次回の活用編は、費用は発生しますが System Verilog のメリットを大きく生かす方法をご紹介します。 RTL 検証と実機検証 FPGA による実機検証は高速にシステム( FPGA でなく装置全体)検証できるのは大きな魅力の１つですが、不具合時に内部ノードの観測によるデバッグが不得意です。そこで、デバッグ効率が高い（修正&検証が早い） RTL 段階で主要なバグを排除し、FPGA を使ったシステム検証
masterq 2016/08/23
verify

verilog

assert
リンク
1

お知らせ

もっと読む

公式Twitter

@HatenaBookmark
リリース、障害情報などのサービスのお知らせ
@hatebu
最新の人気エントリーの配信

キーボードショートカット一覧

j次のブックマーク

k前のブックマーク

lあとで読む

eコメント一覧を開く

oページを開く

設定を変更しましたx