RISC-V ソフトコア VexRiscv の始め方（その1） • IoT ソフトウェア設計のファームロジックス [相模原]
How an FPGA beginner (or me) start evaluation of VexRiscv. 前々回の宿題で、nextpnr を動かした後は picorv32 の詳細を勉強しようと思ってましたが、ちょっと方針を変更して、VexRiscv をいじってみようと思います。その理由としては、 VexRiscv ではキャッシュコントローラが提供されていること（RAM をあまり持たない FPGA、SPI フラッシュメモリを持っている TinyFPGA BX では、命令キャッシュの有り無しでは性能に大きな差が出そうなこと） 5段パイプラインで設計されており、パイプラインハザードに対する bypass 処理も可能なこと picorv32 よりも f_MAX が高そうなこと（これは評価途中で分かります） Zephyr OS が対応しているらしいこと などがあります。 FPGA と R
GitHub - YosysHQ/picorv32: PicoRV32 - A Size-Optimized RISC-V CPU
Small (750-2000 LUTs in 7-Series Xilinx Architecture) High fmax (250-450 MHz on 7-Series Xilinx FPGAs) Selectable native memory interface or AXI4-Lite master Optional IRQ support (using a simple custom ISA) Optional Co-Processor Interface This CPU is meant to be used as auxiliary processor in FPGA designs and ASICs. Due to its high fmax it can be integrated in most existing designs without crossin
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Analyze PicoRV32 - HackMD
GitHub - tillitis/tillitis-key1: FPGA verilog and firmware for TKey, the flexible and open USB security key 🔑
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GitHub - grahamedgecombe/icicle: 32-bit RISC-V system on chip for iCE40 FPGAs
