"Creating an LLVM Backend for the Cpu0 Architecture"をやってみる(2. Cpu0の最初のビルド) - FPGA開発日記
Cpu0のインポートを実施したLLVMの最初のビルドを実施してみる。参考にしたのは以下だ。 Cpu0 architecture and LLVM structure — Tutorial: Creating an LLVM Backend for the Cpu0 Architecture チュートリアルのLLVMのバージョンはどうも古いようで、きちんとパッチが当たらない。 いろいろ改造したので、GitHubに7.0.0に対応したものを構築した。 github.com 一番驚いたのは、llvm/Support/ELFRelocs/Cpu0.defがinclude/llvm/BinaryFormat/ELFRelocs/Cpu0.defに移動されていたこと。 かなり手こずった。 ここから先はLLVM 7.0.0をベースに構築している。 git clone https://github.com
APSで連載しているRISC-V入門全8回がすべて公開されました - FPGA開発日記
今年の初めくらいからAPSさんにRISC-Vの記事を寄稿していたのですが、全8回分が今回すべて公開されました。 www.aps-web.jp APSさんでの連載はこれにて終了になります。 今年の2月から1か月に1本ずつ、合計8回分投稿させていただきました。 もともと入門者向けということであまりハードウェアの細かいところには触れず、使い方の部分に軽く触れるように説明しました。 あまり詳細なところには触れることはできませんでしたが、RISC-Vを始めたい人のイントロダクションにできればと思います。 www.aps-web.jp www.aps-web.jp www.aps-web.jp www.aps-web.jp www.aps-web.jp www.aps-web.jp www.aps-web.jp www.aps-web.jp
RISC-Vシミュレータの実装をLambda関数を使って簡単化してみる - FPGA開発日記
GitHub上に公開している自作RISC-Vシミュレータは、命令フェッチ、命令デコーダ、命令実行の部分が分けて実装してある。 命令デコーダは500種類程度ある命令を1つに特定し、その情報に基づいて命令を実行するのだが、その命令の実装はそれぞれの命令で分割してある。 これは各命令で命令の動作を細かく制御できるようにするためだ。 github.com void InstEnv::RISCV_INST_LUI (InstWord_t inst_hex) { RegAddr_t rd_addr = ExtractRDField (inst_hex); DWord_t imm = ExtendSign (ExtractBitField (inst_hex, 31, 12), 19); DWord_t res = m_pe_thread->SExtXlen (imm << 12); m_pe_thre
Linuxがブートできる自作RISC-VシミュレータをGitHubにアップロードした - FPGA開発日記
自作RISC-Vシミュレータがある程度落ち着いてきたので、キリがいいところでGitHubで公開することにした。 github.com まあSpike(riscv-isa-sim)の劣化Cloneだと言ってしまえばそれまでなので、あまり意味はないのだけれど。。。 図. 自作RISC-Vシミュレータの外部インタフェース 使い方はGitHub上のREADME.mdに書いてある。BSDライセンスなので自由に改造してやってください。 まあこういうツールの場合BSDライセンスが良いのかどうかもよく変わっていないけれども？ RISC-Vの精神に基づいてみた。 Spikeシミュレータとの差分点としては、デバッグ情報がしっかり出力できるようにした。レジスタアクセス情報からメモリアクセスの情報まで、--debugオプションによりしっかり情報を出力する。 その影響で--debugオプションをかなり遅くなってしま
Intel Software Guard Extensionのチュートリアルを読む(1. SGX Foundation) - FPGA開発日記
CPU脆弱性についての論文を読んでいると必ずと言っていいほど出てくるIntel SGX(Software Guard Extension)。 なんとなく秘匿データを扱うためのIntelのハードウェア機構なんだろうなと思っていたけど、あまり知ったかぶりをしているのもよくないのでチュートリアルを読んでみることにした。 参考にしたのは、Intel® Software Guard Extensions Tutorial Series だ。ハードウェアの詳細について書いてあるわけではないが、使い方についていろいろ書いてあるので基礎知識を得るのにはよさそう。 software.intel.com 長々と書いているが要するに、 SGXは秘密情報を扱うためにアプリケーション階層内に「飛び地(enclave)」を作成する。この飛び地に秘密情報を格納して管理する。 enclaveに入れるのは、Intelの専用
TLBleed : Trasnlation Leak-aside Buffer の論文を読む - FPGA開発日記
TLBleedの論文がやっと発表された。The Registerで記事が出てから論文が出てくるまでずっと監視していたのだが、随分と時間がかかったね。 www.vusec.net このTLBleedの論文非常に長いので読むのがつかれるし、あまりセキュリティの知識とか無いので大変なのだが、要点だけつかもうと時間を作ってざっくりと読み進んでいった。 まだまだ分からないところが多いが、まとめていこう。 なんか難しげなアルゴリズムとかサクッと英語で説明してあるのでその辺りはまだよく理解できていないが、一通り読んで概要は何となくわかった。 この手法、スレッドが特権を持っていなくても同時に実行されているスレッド内の命令を読み取ることができるというものなのだが、当然ターゲットとなるサーバ内で攻撃スレッドが実行できている必要がある。 これはAWSなどのクラウド上で、意図していなくても何らなの別スレッドとリソ
RISC-Vのアウトオブオーダ実装 BOOM v2の内部構成 - FPGA開発日記
少し前に、RISC-VのRocket Coreのアウトオブオーダ版、BOOM(Berkeley Out-of-Order Machine) のVersion2がリリースされたことがアナウンスされたが、CARRV (RISC-Vの学術ワークショップ) に向けてその詳細が公開されたので読んでみた。 BOOM v2: an open-source out-of-order RISC-V core | EECS at UC Berkeley 詳細を読み進めていくと、BOOM v2は、BOOM v1で問題となったクリティカルパスの問題を解決すべく設計されたプロセッサのようだ。 一方で、性能(IPC)は約20％低下している。これらの設計情報や性能情報の定量的なものは不明だが、構造的なものについてザックリと説明してある。 まず、BOOM v1を解析した結果、クリティカルパスは以下の4つに存在するとしてい
RISC-V におけるメモリモデルについて - FPGA開発日記
RISC-Vのコンパイル時に登場する謎のメモリモデルについて調査したのでまとめておく。 以下の資料を参考にした。 All Aboard, Part 4: The RISC-V Code Models www.sifive.com RISC-Vはコード内をジャンプするための手法としては複数の手段があるのだが、他のプロセッサアーキテクチャと比較すると決しては多いわけではない。 RISC-Vの場合は以下の3種類に限定される。 PC相対 (auipc / jal / br*命令) レジスタ相対 (jalr / addi命令) 絶対 (lui命令) gccによりプログラムがコンパイルされる際には、ジャンプ先やメモリアクセス先はどこに配置されるのかは分からない。 これは、実際にリンクしてみるまで分からないので、オブジェクトを作成する段階では、とりあえずアクセス先の情報を空に設定しておき、リンカによる再
「30日でできる！OS自作入門」を読み始めた (27日目 LDT / GDTと環境の改善) - FPGA開発日記
30日でできる! OS自作入門 作者: 川合秀実出版社/メーカー: 毎日コミュニケーションズ発売日: 2006/03/01メディア: 単行本購入: 36人 クリック: 735回この商品を含むブログ (299件) を見る 27日目はLDTの改造と環境の改善だ。GDTに対する理解が甘いので、LDTについて読んでもなんかまだしっくり来ない。復習が必要だなあ。。。 Global Descriptor Table[GDT] : 全てのプログラムから共通にアクセスするセグメントを定義する Local Descriptor Table[LDT] : タスク単位に存在する 図. 複数アプリケーションも立ち上げることができるHaribote-OS環境 あと、環境の整理を行った。API群はライブラリとして定義するので、arコマンドを使ってHaribote-OSのAPIをライブラリ化した。 github.com
Meltdown, Spectre で学ぶ高性能コンピュータアーキテクチャ - FPGA開発日記
巷ではIntel, AMD, ARMを巻き込んだCPUのバグ "Meltdown", "Spectre" が話題です。 これらの問題、内容を読み進めていくと、コンピュータアーキテクチャにおける重要な要素を多く含んでいることが分かって来ました。 つまり、このCPUのセキュリティ問題を読み解いていくと現代のマイクロプロセッサが持つ、性能向上のためのあくなき機能追加の一端が見えてくるのではないかと思い、Google, Intelの文献を読み解いてみることにしました。 が、私はセキュリティの専門家ではありませんし、過去にデスクトップPC向けのような大規模なCPU設計に参加したこともありません。 あくまでコンピュータアーキテクチャに比較的近い場所にいる人間として、この問題の本質はどこにあるのか、可能な限り読み解いていき、現代のマイクロプロセッサが持つ高性能かつ高機能な内部実装について解き明かしていき
Computer Architecture 6th Editionの7章"Domain-Specific Architecture" を読む (7.3章 多層パーセプトロン、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク) - FPGA開発日記
ヘネパタ第6版こと、"Computer Architecture 6th Edition" では、第7章でドメイン固有アーキテクチャの章が新設された。 これを機会に、しっかり読んでいこう。 Computer Architecture, Sixth Edition: A Quantitative Approach (The Morgan Kaufmann Series in Computer Architecture and Design) 作者: John L. Hennessy,David A. Patterson出版社/メーカー: Morgan Kaufmann発売日: 2017/12/07メディア: ペーパーバックこの商品を含むブログを見る 7.3章はがっつりディープニューラルネットワークの内容だ。今回は多層パーセプトロン、畳み込みニューラルネットワーク、再帰型ニューラルネットワーク
ヘネパタ第6版はRISC-Vで全面刷新？ - FPGA開発日記
Amazonで調べていたら、どうやら次のヘネパタが発売されるのを発見した。 Computer Architecture, Sixth Edition: A Quantitative Approach (The Morgan Kaufmann Series in Computer Architecture and Design) 作者: John L. Hennessy,David A. Patterson出版社/メーカー: Morgan Kaufmann発売日: 2017/12/15メディア: ペーパーバックこの商品を含むブログを見る 2017年12月発売のようだが、重要なのはこれまでMIPSで開設されていたプロセッサモデルが、RISC-Vに変更になるようだ。 パタヘネもすでにRISC-V Editionになっているが、いよいよMIPSに見切りをつけたのか、まあ著者がRISC-Vの仕様策定
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
