12. set_directive_pipeline “Interface::get_data /get_data_loop0” 高位合成とその複雑さ • 高位合成(High Level Synthesis, HLS) CやJava等の高級言語を,ハードウェア記述言語(HDL) によるレジスタ転送レベル(RTL)設計に変換する技術 ビヘイビア 記述 (高級言語) 最適化 指示の記述 (専用命令) 高位合成系 RTL設計 (HDL) シミュレータ による評価 FPGA 課題2 「動作記述≠構造記述」 →HW技術者による最適化が必要 2018/03/10
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