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ニュース | Altera，ANSI Cソフトウェア・コードからハード・ワイヤード論理のアクセラレータ回路を生成する合成ツールを発売　2006.4.4_03

[ keyword： CPU ] Altera，ANSI Cソフトウェア・コードからハード・ワイヤード論理のアクセラレータ回路を生成する合成ツールを発売米国Altera社は，ANSI C準拠のソフトウェア・コードから，ハード・ワイヤード論理のアクセラレータ回路を生成する回路合成ツール「Nios II C-to-Hardware アクセラレーション・コンパイラ（Nios II C2H コンパイラ）」を発売した．生成された回路は，同社のソフト・マクロCPUであるNios IIと組み合わせて使う． Nios II C2H コンパイラは，C言語のソフトウェア・コードのうち，ユーザが指定したファンクション（サブルーチン）をRTL（register transfer level）の回路（VHDLまたはVerilog HDL）に変換するツールである．例えば，加算は加算回路に，ループはステート・マシンに

swordheart 2006/04/13

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How SystemVerilog aids design and synthesis - EE Times

swordheart 2006/04/06

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http://chou.seesaa.net/article/14786137.html

swordheart 2006/03/24

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http://www.eetimes.jp/contents/200509/2806_1_20050922180257.cfm?AAAA892eE928KkEiisa2

swordheart 2005/09/26

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Verification Family | Synopsys

Synopsys is a leading provider of electronic design automation solutions and services.

swordheart 2005/08/21

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Verilog-mode - Intro - Veripool

Verilog-Mode: Reducing the Veri-Tedium Minor updates 2008-09-01 Wilson Snyder wsnyder@wsnyder.org SNUG San Jose 2001 Abstract The Verilog Language has several design deficiencies which force users to enter and maintain redundant information, such as argument lists, sensitivity lists, and cross-module wire statements. Supporting this information leads to potential errors, lack of maintainability, a

swordheart 2005/08/10

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