仮想メモリーを支えるもうひとつのキャッシュ TLB (1/3)
仮想アドレスと物理アドレスを変換する Address Translationの基本 前回はメモリーの階層構造と同様に、複数段階のキャッシュ構成があることを説明した。今回はちょっと見方を変えた話をしたい。まず、キャッシュという形でCPU内部に搭載されている、別のメモリーについて触れよう。 ご存知の通り、1次キャッシュは通常「ハーバード・アーキテクチャー」と呼ばれる構造に基づき、命令用とデータ用がそれぞれ別に用意される。詳細は後述するが、2次キャッシュや最近では3次キャッシュを搭載するプロセッサーも多くなった。ただ、これらはいずれも「プログラムそのもの、およびプログラムの実行時に利用されるデータ」である。 「ではそれ以外に何かあるのか？」と言われると、これが結構ある。一番多く利用されるのが「TLB」(Translation Lookaside Buffer)と言われるものだ。これは「仮想記憶」
インテル、集積回路メーカー向けに22nm技術利用プロセッサを設計へ
文：Lance Whitney（Special to CNET News） 翻訳校正：佐藤卓、小林理子2010年11月02日 11時05分 これまで自社で使用するためのプロセッサを開発してきたIntelが、他の集積回路メーカー向けのプロセッサ設計に手を広げている。 Achronix Semiconductorは米国時間11月1日、Intelが同社向けに、22ナノメートルプロセス製造技術を利用したプロセッサを開発する予定であると発表した。Intelが他の集積回路メーカー向けにプロセッサを設計するのは今回が初めてのことで、同社が社外顧客向けの委託製造を視野に入れていることを示している可能性がある。 カリフォルニア州サンノゼに本拠を置くAchronixは、Intelの22ナノメートルチップを使用して、独自のFPGA（Field Programmable Gate Array）を開発する。FPGA
トランジスター数と性能を秤にかけるキャッシュ (1/3)
引き続き今回もキャッシュの話である。前回はキャッシュにデータを取り込み、それをタグで検索するところまでを解説したが、今回はその先のことを考える。 新しいデータでキャッシュを入れ替える 「リフィル」の方式 プログラムや利用するデータが非常に小さくて、(OSまで含めて)全部オンキャッシュで動くなんて場合は問題ない。例えばMS-DOSであれば、OSそのものは100KB前後で動くし、簡単なプログラムであればライブラリやデータまで含めても100KB未満、なんてことも少なくない。 こうした小さなプログラムなら、2次/3次キャッシュまで含めれば、数MBのキャッシュ容量を持つ昨今のプロセッサーなら、最初だけメモリーアクセスしたあとは、全部オンキャッシュでも動作する。しかし、昨今のOSは流石にこんなものでは済まないし、アプリケーションだって数10MBを軽く超えるものが普通だから、当然キャッシュには入りきらな
CPUとメモリーの速度差を埋めるキャッシュの基礎知識 (1/3)
CPUの高速化についていけないメモリーの速度 今回からはちょっと趣を変えて、「キャッシュ」の話である。キャッシュの目的は「レイテンシの遮蔽」にある。といきなり大上段に構えても話が通じないので、昔話から始めよう。 初期のPCの場合、図1のようにCPUとメモリーが直結(厳密に言えばメモリーコントローラーを介する)されていた。初期というのは、おおむねi386ないし互換チップセットが利用されていた頃までの話である。 この頃は、CPUの速度が速くても30MHz程度。対するメモリーチップの速度は100ns(10MHz)～80ns(12.5MHz)程度。たまに70ns品(≒14.3MHz)や60ns(≒16.7MHz)品が高値で販売されるという、ある意味のどかな時代であった。 もちろん、これでもCPUの速度には追いついていないが、例えば2～4ウェイ・インターリーブでアクセスすれば、40～50MHz相当で
x86を高速化する切り札技術「命令変換」の仕組み (1/4)
x86に限ってだが、アウトオブオーダーで欠かせないのが命令変換の仕組みである。インテルの場合は「μOp」(マイクロオプ)、AMD(というか旧NexGen)は当初「RISC86」と称し、その後「Op」、最終的には「microOp」と表記は変わっているが、要するにx86命令を「RISC風の」内部命令に変換する仕組みである。この内部命令が、μOpとかmicroOpなどと呼ばれるわけだ。 ここでちょっと寄り道して、RISCとCISCの話をしておくことにする。例えばx86という命令はCISCの代表例であるが、そもそもRISCとCISCの違いとは？ というところを簡単に説明しておこう。 RISCとCISCの違いをざっとおさらい RISCという概念を、それと明確には知らずに搭載したCPUはかなり昔からある※1。だが、RISCという概念が明確になったのは、1981年にデビッド・パターソン(David Pa
CPU性能向上のトレンド マルチコアの理論と限界 (1/4)
IPCの引き上げは難しい シンプルな解決策がCPU数の増加 今回のテーマはマルチコアである。もともとコンピューターの世界では、CPUのコアをいっぱい並べるという技法は、非常に一般的であった。66回でも書いたが、CPUの処理性能は以下の式で表わされる。 P＝F×IPC PがPerformance(処理性能)で、FがFrequency(動作周波数)、IPCは「Instructions Per Cycle」(1サイクルあたりの処理命令数)となる。Pを引き上げるためには、Fを上げるかIPCを上げるかになるが、Fを上げると同時に消費電力も増えることになり、ある程度以上の動作周波数以上に引き上げるのが放熱の観点から困難、という制約があった。 一方IPCを引き上げるのはもっと難しい、というのはここまでの連載で紹介したとおり。いろいろな策を講じてIPCを引き上げようとしているが、それでもなかなか上がらない
Core iシリーズにも使われる「SMT」の利点と欠点 (1/4)
まずはSMTを理解するための基本 プロセスとスレッドの関係 今回は「SMT」(Simultaneous MultiThreading、同期マルチスレッディング)の話をしてみたい。インテルではこれを「Hyper-Threading」と呼んでおり、以下では一般論の場合にはSMT、インテル製品に関する話題ではHyper-Threadingと、それぞれ称することにする。このSMTの技法はここ5回に渡って説明してきたパイプラインの改良そのものとは、ちょっと異なる方法論である。 例えば、図1のようなデュアルコアCPUを考えてみよう。2次キャッシュがコア別に異なるのは、インテルの「Pentium D」やAMDの「Athlon 64 X2」「Athlon X2」など、共有なのが「Core Duo」以降のインテルのCoreマイクロ・アーキテクチャー製品になる。だが、この話では2次/3次キャッシュはあまり問題
【レポート】IDF Fall 2010 - 大原雄介の「Sandy Bridge」徹底解説・その4 (1) Power ControlとThermal Control | パソコン | マイコミジャーナル
■前回: 【レポート】IDF Fall 2010 - 大原雄介の「Sandy Bridge」徹底解説・その3 Power ControlとThermal Control 次はこちらである。塩田氏のレポートにもあるように、Sandy BridgeではTDPの枠を超えてのTurbo boostが可能になった。ここでの変更は、温度モデルの作り方を変えたことだ(Photo01)。これにより、一時的にTDPの枠を超えて動作周波数や電圧を引上げても、その後すぐにTDP枠に収まるように下げて行けば熱的にTDPで許容される枠をはみ出さずに済む、というものだ(Photo02)。 Photo01: 旧来のモデルは、消費電力が増えると即座に温度も上がるモデルを採用していたが、実際には熱容量というものもあり、また熱的な不均衡さもあるから、急に温度が上がるわけではない。こうした事を考慮に入れたのが右下のグラフである
【レポート】IDF Fall 2010 - 大原雄介の「Sandy Bridge」徹底解説・その3 (1) キャッシュとRing Bus(1) | パソコン | マイコミジャーナル
■前回: 【レポート】IDF Fall 2010 - 大原雄介の「Sandy Bridge」徹底解説・その2 キャッシュとRing Bus 続いてはキャッシュである。Sandy Bridgeの場合、L1/L2キャッシュに関しては従来のNehalem同様に、 L1:命令/データ分離 32KB/8-way×2 L2:命令/データ共用 256KB/4-way であると見られる。Core 2→Nehalemに関してはL2の構造が変更になった事もあって色々変わったが、現在公開されている情報を元にする限り、Nehalem→Sandy Bridgeに関してはL1/L2に関しては構造・アクセス速度・帯域などは特に変化が無いようだ。ただし呼び方はちょっと変わり、L2がMLC(Middle Level Cache)、L3はLLC(Last Level Cache)となった。その割にL1がFLC(First
【レポート】IDF Fall 2010 - 大原雄介の「Sandy Bridge」徹底解説・その2 (1) Out-of-Order部(2) | パソコン | マイコミジャーナル
前回はRegister Fileまで説明したので、今回はその先を御紹介したい。 ■前回: 【レポート】IDF Fall 2010 - 大原雄介の「Sandy Bridge」徹底解説・その1 Out-of-Order部(2) Register Fileに加えてSchedulerに関しても改善がなされたが、これは塩田氏の記事でほぼ語りつくされており、要するにIn Flightできる命令数を大幅に増やすと共に、Load/Store Bufferを強化している。PRFを使った事で、Bufferそのものに費やすトランジスタ数は大幅に減っている筈で、ポインタとして利用するSmall Bufferの他、配線の増加などはあるにしても、Buffer自身の数を増やしてもトランジスタ数へのインパクトは少ないと考えられる。 さて、本題はその先である。ここからはOut of Order部となるわけだが、ここでの設計
【レポート】IDF Fall 2010 - Perlmutter氏講演を皮切りに、Sandy Bridge詳細情報ついに公開へ | パソコン | マイコミジャーナル
Intelの社長兼CEOのPaul Otellini氏による基調講演でIDF 2010が開幕した。続いて、同社のExecutive Vice Presidentで、Intel Architecture GroupのGeneral Manager、David Perlmutter氏が講演し、次世代CPUアーキテクチャ「Sandy Bridge」(開発コードネーム)の詳細を発表した。Perlmutter氏の講演を皮切りに、初日は各技術セッションでもSandy Bridgeの情報公開が相次いでいたので、ある程度まとめてレポートする。 IntelのExecutive Vice Presidentで、Intel Architecture GroupのGeneral Manager、David Perlmutter氏 Perlmutter氏はまず、「コンピュータはもっと直感的に使われるようになって行く
【コラム】コンピュータアーキテクチャの話 (207) 仮想化とハードウェアアーキテクチャ | エンタープライズ | マイコミジャーナル
仮想化 コンピュータが開発された当初は、1つのプログラムだけを実行するものであったが、コンピュータの能力向上と使いたいというユーザ数の増加から、MITのMulticsのように多数のユーザのプログラムを時分割で実行するマルチタスクOSが開発された。 パソコンの世界では、DOSの時代には一時には1つのプログラムしか実行できなかったがWindows時代になって、 Windowごとに異なるプログラムが並列に実行できるようになった。 マルチプログラム、あるいはマルチタスクと呼ばれる複数のプログラムを並列(正確には10ms程度の人間には感知できない程度の時間で切り替えて)に実行する機能を持つOSでは、プログラムの切り替えに際して、実行中のプログラムのアーキテクチャレジスタを退避し、次に実行するプログラムのアーキテクチャレジスタを以前の格納データから復元するという操作を行う。 多くの場合、このようなマル
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