「量子理論の副産物に過ぎなかった」──東芝の「量子コンピュータより速いアルゴリズム」誕生秘話
「量子理論の副産物に過ぎなかった」──東芝の「量子コンピュータより速いアルゴリズム」誕生秘話：「量子コンピュータとは何か」を問う“新たな壁”（1/5 ページ） 今、量子コンピュータの一種である「量子アニーリングマシン」で高速に解けるとされる「組合せ最適化問題」をより速く・大規模に解くべく、各社がしのぎを削っている。 米Googleと米航空宇宙局（NASA）が2015年に「従来のコンピュータより1億倍速い」と評した量子アニーラ「D-Wave」を作るカナダD-Wave Systems、量子アニーリングを模したアルゴリズムをデジタル回路上に再現する富士通と日立、光を用いて解く「コヒーレント・イジングマシン」を作るNTTの研究グループなどだ。IBMなどが作る「量子ゲート方式」の量子コンピュータを用いた組合せ最適化計算の研究も盛んだ。 各社が組合せ最適化計算に取り組むのは、これを高速に解けると交通渋
GTC 2015 - GPUはどの程度エラーするのか?
GPUはどの程度エラーするのかについて、Oak Ridge National Laboratory(ORNL)のJim Rogers氏がGTC 2015で発表を行った。ORNLはTop500 2位のTitanスパコンを擁する研究所である。TitanはCRAYのXK7スパコンで、18,688個のNVIDIA XK20x GPUを使うシステムである。 ORNLのTitanの概要。18,688ノードからなり、各ノードは16コアOpteron＋K20x＋32GB DDR3/6GB GDDR5という構成 各筐体には3段に積まれたケージがあり、それぞれのケージには8枚のブレードが搭載されている。下部にあるブロワーで空気を吹きあげて冷却しており、吸気は20.5℃で、3段のケージを冷却した排気は49℃まで上昇し得る。そして、筐体の上に設置されている代替フロンを使う熱交換器で冷却される。
HPC性能が大幅に強化されたHaswell(前編) -各コアに256bit長のFMAを2個装備
IDF 2012で、2013年に登場と見られるIntelの次世代プロセサ「Haswell」のアーキテクチャが発表された。Haswellのアーキテクチャ全般については大原雄介氏の記事を参照戴くのが分かり易いと思うが、それを補足する意味で、HPC(High Performance Computing)向けの強化ポイントについて詳細に見て行きたい。 Haswellで一番目に付くのは、各コアに256bit長(64bit×4)のFMA演算器を2個装備し、1サイクルに倍精度の浮動小数点演算を16回実行できるようにした点である。また、32bitの単精度浮動小数点なら32回の演算を実行できる。 「京」スパコンに使われている「SPARC64 VIIIfx」とその後継の「SPARC64 IXfx」のコアは8演算、2012年6月にTop500 1位となった「Sequoia」に使われている「BlueGene/Q(
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52. ベクトルとスカラ？ (2007/7/28) 50 でベクトル機とスカラ機の優劣について論点を整理す る、と書いてみたわけですが、実は、とかいうまでもなくこの文章の前のほう でそんなことは何度も繰り返して議論しています。なので、繰り返しになって しまいますが、ちょっと書いてみましょう。 ベクトルアーキテクチャの基本的な問題点は、それが 30-40年前の半導体技術、 計算機製造技術を想定したもので現在の半導体技術にはむかないものであると いうことです。 いくつかの設計上の選択から、この点を検証してみましょう。まず、 Cray-1 の場合のベクトルレジスタです。Cray-1 は64語のベクトルレジスタを 8 本も ちます。これは 16ビットの容量を持つ IC で構成されたので、1語が4チッ プ、全部で 2048 チップです。これに対して、例えば乗算器は少なくとも2万 ゲート程度必要です。
【レポート】IDF 2011 - 大原雄介のIDFレポート - PCIe Gen3はどうなる? PCI-SIGインタビュー (1) PCI Express 3.0はコンシューマ向けに「立ち上がらない」 | パソコン | マイコミジャーナル
今年も9/13～9/15のスケジュールで、San FranciscoでIDF San Francisco 2011が開催された。既にYoichi Yamashita氏の基調講演レポートが掲載されているわけだが、今回は久しぶりに「お留守番」ではなく筆者も参加した。で、そのレポートがいきなりPCI-SIGかよ? という話だが、ある意味一番インパクトが大きい話なので最初にお届けすることにしたい。9/14にPCI-SIG ChairmanのAl Yanes氏(Photo01)とRamin Neshati氏に時間を作っていただき、色々確認することが出来たので、まずはこちらからである。 Photo01: おなじみAl Yanes氏。Ramin Neshati氏は途中で用事があって中座されたため、写真を撮りそこなった。ちなみにAl氏によれば2日間で19のミーティング(最後が筆者とのもの)をやる羽目になっ
【連載】高速シリアル・インタフェース測定の必須スキルを身に着ける (7) シリアル・インタフェースの物理層を形成する3大要素 - 補足:実レートとSSC | エンタープライズ | マイコミジャー��
参考B. 実効的なデータ転送レートは? 8B/10B符号の説明で、オーバヘッドの説明をしましたが、シリアル・インタフェースの実効的な転送レートはそれだけでは決まりません。 HDMI、V-by-One HSなどのディスプレイやカメラなど画像用に規格化されたインタフェースでは、ピクセル単位でデータをそのまま転送するものが多いです。一方、それ以外のデータ・コミュニケーション用のインタフェースでは、通常、図B-1のようにヘッダとペイロードという形にパケット化して転送します(中にはペイロードがない、すなわちヘッダだけのパケットも存在します)。画像用のインタフェースでもDisplayPortはパケット化します。 図B-1 パケットの構造。データであるペイロードにヘッダを付加し、1つの塊として扱う。ヘッダにはデータの転送に必要な様々な情報が含まれる ヘッダにはパケット種類の識別や送信元、送信先(あるいは
【レポート】IDF 2011北京 - ノートPCをサクサク動かすTurbo BoostとHybrid Power Boost | エンタープライズ | マイコミジャーナル
4月12、13日の両日、北京で開催されたIntel Developer Forum(IDF)において、Hybrid Power Boostというテクノロジが発表された。 CPUの全コアが動いていない状態で冷却や電源容量に余裕がある場合、仕事をしているコアの電源電圧を上げ、クロックを上げるターボブースト(Turbo Boost)という技術はCore i7とCore i5プロセサでサポートされている。 Nehalemアーキテクチャを採用したCore i7/i5プロセサでもターボブーストは存在したが、以下の表に示したSandy BridgeアーキテクチャのCore i7-2xxxとi5-2xxxモバイルプロセサではパッケージの温度上昇のタイムラグを利用した短時間のTDP以上の消費電力を許容するターボブーストが可能となった(ターボブースト2.0)。その結果、以下の表にみられるように、Sandy B
【レポート】SC10 - Exascaleに立ちはだかる消費電力とプログラミングの壁 (1) プログラムが書けなければExaFlopsの性能も意味が無い | エンタープライズ | マイコミジャーナル
SC10では、Exascaleスパコンをどのように実現するかに関して、5つのパネルディスカッションが開かれた。1つのパネルは他の発表と重なったために聞くことができなかったが、それ以外の4つのパネルディスカッションを聞き、どのようにしてExascaleスパコンを実現しようとしているのかの最前線を探った。 Exascale Computing Will(Won't)be Used by Scientist by the End of This Decade このパネルのモデレータはイリノイ大学のMarc Snir氏で、パネルメンバーは、同大のBill Gropp氏、ノートルダム大学のPeter Kogge氏、ローレンスバークレイ国立研究所のHorst Simon氏、MicrosoftのBurton Smith氏、南カリフォルニア大学のBob Lucas氏、カリフォルニア大学サンディエゴ校のAl
【レポート】SC10 - Exaスケールスパコンの実現を目指すNVIDIAの「Echelon計画」 (2) 真のチャレンジはソフトウェアをどう開発するのか | エンタープライズ | マイコミジャーナル
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