パート 1 – HBase* 用 Java* ガベージ・コレクションのチューニング | iSUS
この記事は、インテル® デベロッパー・ゾーンに掲載されている「Part #1 – Tuning Java Garbage Collection for Hbase」(https://software.intel.com/en-us/blogs/2014/06/18/part-1-tuning-java-garbage-collection-for-hbase) の日本語参考訳です。 このパート 1 の記事では、100% YCSB 読み取りの HBase* 用 Java* ガベージ・コレクション (GC) をチューニングする方法を説明します。パート 2 では 100% 書き込み、パート 3 では 50%/50% 読み取り/書き込みの Java* GC のチューニングを行います。すべての記事で、標準 NoSQL ワークロードである YCSB を使用します。YCSB と HBase* のインスト
インテル® ハイパースレッディング・テクノロジーのパフォーマンスに関する考察 | iSUS
この記事は、インテル® ソフトウェア・ネットワークに掲載されている「Performance Insights to Intel® Hyper-Threading Technology (http://software.intel.com/en-us/articles/performance-insights-to-intel-hyper-threading-technology/)」の日本語参考訳です。 要旨 インテル® ハイパースレッディング・テクノロジー (インテル® HT テクノロジー)¹ は、インテル® アーキテクチャーに基づく多くのサーバーおよびクライアント・プラットフォームでサポートされているハードウェア機能であり、1 つのプロセッサー・コアで 2 つのソフトウェア・スレッドを同時に実行することを可能にします。 「同時マルチスレッディング」としても知られるインテル® HT テク
ハイパースレッディング: サーバーのエンドユーザー応答時間の正しい測定方法 | iSUS
この記事は、インテル® ソフトウェア・ネットワークに掲載されている「Hyper-Threading: Be Sure You Know How to Correctly Measure Your Server’s End-User Response Time」(http://software.intel.com/en-us/articles/hyper-threading-be-sure-you-know-how-to-correctly-measure-your-servers-end-user-response-time-1/) の日本語参考訳です。 はじめに 最近、独立系ソフトウェア・ベンダー (ISV) からある問題がインテルへ寄せられました。テスト測定において、インテル® Xeon® プロセッサー上でハイパースレッディング (HT) [1] を有効にした場合、Web サーバーシス
インテル® Xeon Phi™ コプロセッサー向け OpenCL* アプリケーションの設計とプログラミング・ガイド | iSUS
この記事は、インテル® デベロッパー・ゾーンに掲載されている「OpenCL* Design and Programming Guide for the Intel® Xeon Phi™ Coprocessor」の日本語参考訳です。 本記事の PDF 版はこちらからダウンロードできます。 概要 この記事は、インテル® Xeon Phi™ コプロセッサー向けのハイパフォーマンス OpenCL* アプリケーションを開発するための設計とコーディング・ガイドです。インテル® Xeon Phi™ コプロセッサーのアーキテクチャーおよびマイクロアーキテクチャーを紹介した後、OpenCL* 構造を効率良く利用してインテル® Xeon Phi™ コプロセッサーのハードウェアを活用する方法を説明します。パフォーマンス・アプリケーションではハードウェアの並列性を利用することが不可欠であるため、ここではインテル®
マルチスレッド開発ガイド： 3.5 NUMA 向けのアプリケーションの最適化 | iSUS
この記事は、インテル® ソフトウェア・ネットワークに掲載されている「Optimizing Applications for NUMA」(http://software.intel.com/en-us/articles/optimizing-applications-for-numa/) の日本語参考訳です。 編集注記: 本記事は、2012 年 2 月 24 日に公開されたものを、加筆・修正したものです。 はじめに NUMA (Non-Uniform Memory Access) とは、共有メモリー型アーキテクチャーで、マルチプロセッサー・システムにおけるプロセッサーのメインメモリーの配置を表します。他の多くのプロセッサー・アーキテクチャーの特徴と同様に、NUMA を知らなければ、アプリケーションのメモリー・パフォーマンスを最適化することはできません。幸いなことに、NUMA ベースのアプリケ
並列プログラミングにおけるロックの効率的な使用 | iSUS
この記事は、インテル® ソフトウェア・ネットワークに掲載されている「Using Locks Effectively in Parallel Programming (http://software.intel.com/en-us/articles/using-locks-effectively-in-parallel-programming-v4/)」の日本語参考訳です。 ********************************************** 研究論文のタイトル: 並列プログラミングにおけるロックの効率的な使用 研究分野: 並列プログラミングにおけるロックの効率的な使用 チーム ID: TC2009028 著者名: Rishabh Rao 6th semester, Department of Information Science & Engineering (ri
Linux*/Java* スタック上におけるインテル® AES-NI パフォーマンス・テスト | iSUS
この記事は、インテル® ソフトウェア・ネットワークに掲載されている「Intel® AES-NI Performance Testing on Linux/Java Stack」(http://software.intel.com/en-us/articles/intel-aes-ni-performance-testing-on-linuxjava-stack/) の日本語参考訳です。 目次 1. 要旨 2. はじめに 2.1. 目標 2.2. インテル® AES-NI の機能 2.3. 目的 2.4. 対象者 2.5. 用語 2.6. 謝辞 3. システムのセットアップと設定 3.1. コンポーネント 3.2. テストシステムでインテル® AES-NI を有効/無効にする 3.3. ローカルホストからインテル® AES-NI ステータスを確認する 3.4. ソフトウェアのセットアップ 3
インテル® パフォーマンス・カウンター・モニター － より優れた CPU 使用率の測定方法 | iSUS
この記事は、インテル® デベロッパー・ゾーンに掲載されている「Intel® Performance Counter Monitor – A better way to measure CPU utilization」(http://software.intel.com/en-us/articles/intel-performance-counter-monitor) の日本語参考訳です。 目次 共著者 サポートと使用モデル。サポートに関しては、「Software Tuning, Performance Optimization & Platform Monitoring」 (英語) を参照してください。 インテル® パフォーマンス・カウンター・モニター (インテル® PCM) の概要 CPU 使用率を解析する パフォーマンス・モニタリング・ユニット (PMU) を抽象化する 出力イメージ
インテル® VTune™ Amplifier XE 2013 における Java* サポートの再開 | iSUS
インテル® VTune™ Amplifier XE 2013 Update 4 でサポートされる特定の OpenMP* 並列時間範囲のパフォーマンス・データ この記事は、インテル® ソフトウェア・サイトに掲載されている「Java support is back in VTune Amplifier XE」の日本語参考訳です。 旧インテル® VTune™ パフォーマンス・アナライザーのユーザーの皆さんは、Java* アプリケーションのプロファイルをサポートしていたことを記憶されているでしょう。最初のインテル® VTune™ Amplifier XE ではこの機能はサポートされなくなりましたが、それ以来、インテル® VTune™ Amplifier XE で Java* をサポートして欲しいという多くの要望が寄せられました。純粋な Java* アプリケーションおよび Java* とネイティブ
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