VerilogHDLのデバッグをVSCodeでテストベンチを使わずにやる - Qiitaはじめに 趣旨 DigitalJSで手軽にVerilogHDLをデバッグする環境を構築する方法を共有したい 内容 Visual Studio Code（以降、VSCode）でDigitalJSを使ってVerilogHDLをデバッグする環境を整える手順 導入 FPGA開発の流れ FPGAの開発をしたい場合、VerilogHDL/SystemVerilogやVHDLといった言語で回路を記述する（回路のひとまとまりをモジュールと呼ぶ。詳細は割愛）。モジュール作成後、安全のためやデバッグのしにくさから、実機に乗せる前に検証のために論理シミュレーションを行い、動作検証を行う。その際、基本的にはテストベンチと呼ばれるシミュレーション用のモジュールを作成し、波形を確認しながら検証する。 問題点 テストベンチ用のモジュールは独特でわざわざ書き方を覚える必要があるし、初心者にはちょっととっつきにくい。また、
