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FPGA を対象とした非同期式回路の設計 (4) | ACRi Blog
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タイミング制約設計フローの続きを解説する前に、タイミング制約を説明します。今回使用したモデルでは... タイミング制約設計フローの続きを解説する前に、タイミング制約を説明します。今回使用したモデルでは、セットアップ制約、ホールド制約、およびパルス幅制約の3種類のタイミング制約を満足する必要があります。 注意:今回の回路モデルは、直線的な処理をしているため、これらの制約を見るだけで十分ですが、分岐や繰り返しが入った場合は、それらが正しく動作するために新たな制約が必要となります。 セットアップ制約レジスタにデータを書き込むより一定時間 (この時間をセットアップ時間と呼ぶ) 前に、そのデータは安定していなければいけないという制約です。この制約を図1で見ていきます。ソースレジスタに書き込みを行う lclk 信号からソースレジスタを通り、ディスティネーションレジスタの入力データピンまでのパスを sdp とします (図1では赤色のパス)。また、ソースレジスタに書き込みを行う lclk 信号から次の se