[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiitaはじめに、動機 SystemVerilogのUVMは、テストのためのフレームワークと呼べるわけで、継続的インテグレーション(CI)を使用したブロックテストができないかと思いました。 CIといえばJenkinsですね。HDLを使うとなると、こんなイメージでしょうか。 ソースコード管理システムにHDLコードをCommitして、それをトリガとしてテスト実施し、結果を得る仕組みです。 JenkinsとUVMを使うと、Commit後フローは自動化され、かつたくさんのテストシナリオをスケーラブルに流し込めるなと思い、まずは環境を構築してみることにしました。 OSはCentOS 6.5です。 必要なツール HDLシミュレータ SystemVerilogに対応した適当なやつです。 ソースコード管理ツール 普通はGitだろ、って感じですが、ここではBazaarを使います。自分がBazaar好きなんですよね。
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