Tang Nano 9kでSoftCore noMMU-Linuxを動かしてみる
Tang Nano 9kでSoftCore noMMU-Linuxを動かしてみる はじめに 規模が小さいFPGA(Tang Nano 9k)上でRISC-V SoftCore noMMU-Linuxに挑戦したので その概要と構築手順をご紹介したいと思います。 Tang Nano 9kのスペック Logic Units (LUT4) 8640 Crystal oscillator 27MHz External SPI FLASH 32Mbits SPI flash SDR SDRAM(bits) 64Mbits Tang Nano 9kは秋月電子通商さんで2,480円で販売されています。 主な修正内容 RegYMMさんが作成した No MMU Linux on 32-bit RISC-V のqemu riscv32 nommuを参考に Litex VexRiscvで動作させる為に以下の実装を
Vivado/Vitis 2024.1 の MicroBalze Vを使う | わさらぼ
Vivado 2024.1でRISC-V ISAのMicroBalzeVが利用できるようになりました．この記事は，Vivado 2024.1 で Arty (Arty A7-100)を対象にMicroBlazeVを利用する手順のメモです． 前半では，Vivadoを使って，MicroBlaze Vを含むFPGA FWの準備をして，後半では，Vitisをclassicモードで起動して，MicroBalze V上でのプログラムの実行を試してみます． なお，これは，Vitis/Vivado 2020.1でMicroBlazeを使う のMicroBlaze V版です． おおまかな開発の流れ 開発の流れは次の通りです． IP IntegratorでMicroBlazeVデザインを用意 Generate Bitstreamでbitファイルを作成 「Export Hardware」で .xsa ファイルを
TangNano9kにRISC-Vを実装した
はじめに この記事では秋月電子などで2500円程度で購入可能なTang Nano 9Kに大学の実験で実装したRISC-V(RV32I) Coreを移植した方法を残します。移植した上でCoreMarkのベンチマークが動作するところまでを目標とします。 移植したいCPUは5段ステージ、フォワーディングや分岐予測がついたものです。まず前提となるCPUの構成とそれが実験でどのようなFPGAに実装されていたかをTang Nano 9Kとの比較で確認したあと、前調べとして、5段ステージ分けされているがパイプライン化されていないCPUを移植します。その後、パイプライン化されたCPUを移植し、CoreMarkのスコアを出してPicoRV32と軽く比較しようと思います。 なお、今回のCPUの実装は以下で公開しています。 移植したいCPUの構成 移植したいCPUのブロック図は以下です。 5段パイプライン 各種
GDBWave - A Post-Simulation Waveform-Based RISC-V GDB Debugging Server
Introduction What is a GDB Server, and how to create one? GDBWave in a Nutshell The FST Waveform Format GDBWave Internals - Flowchart GDBWave Internals - Waveform Data Extraction GDBWave Internals - Being a GDB server Running GDBWave on an example VexRiscv design with Icarus Verilog A Major Unresolved Issue Potential Improvements GDBWave’s Future? References Footnotes Introduction A small soft cor
LiteXではじめる自作SoC(1)
LiteX ではじめる自作SoC 最近は、RISC-V の誕生により、CPUコアは個人の趣味で作るのが難しくない時代になってきた。 さて、コンピュータというのは、CPUコアだけで動くものではなく、周辺のストレージ、ネットワーク、DRAM、USB、その他入出力装置が揃ってはじめて動くものだ。 CPUコアが個人で自由に作れるようになったら、その次のステップとして、周辺装置も含めた物体、つまり、SoC(System On Chip)を自分で作れるようになりたいと思うのは自然なことだろう。 LiteX は、そういうSoCを自分で作ってみたいという人向けのツール、RTLなどが集まったプロジェクトだ。 公式のWikiによると、 LiteX is a Python "front-end" that generates Verilog netlists, and drives proprietary bu
GitHub - google/CFU-Playground: Want a faster ML processor? Do it yourself! -- A framework for playing with custom opcodes to accelerate TensorFlow Lite for Microcontrollers (TFLM). . . . . . Online tutorial: https://google.github.io/CFU-Playground/ For r
Want a faster ML processor? Do it yourself! This project provides a framework that an engineer, intern, or student can use to design and evaluate enhancements to an FPGA-based “soft” processor, specifically to increase the performance of machine learning (ML) tasks. The goal is to abstract away most infrastructure details so that the user can get up to speed quickly and focus solely on adding new
RISC-V ソフトコア VexRiscv の始め方（その1） • IoT ソフトウェア設計のファームロジックス [相模原]
How an FPGA beginner (or me) start evaluation of VexRiscv. 前々回の宿題で、nextpnr を動かした後は picorv32 の詳細を勉強しようと思ってましたが、ちょっと方針を変更して、VexRiscv をいじってみようと思います。その理由としては、 VexRiscv ではキャッシュコントローラが提供されていること（RAM をあまり持たない FPGA、SPI フラッシュメモリを持っている TinyFPGA BX では、命令キャッシュの有り無しでは性能に大きな差が出そうなこと） 5段パイプラインで設計されており、パイプラインハザードに対する bypass 処理も可能なこと picorv32 よりも f_MAX が高そうなこと（これは評価途中で分かります） Zephyr OS が対応しているらしいこと などがあります。 FPGA と R
Renode
Renode is an open source software development framework with commercial support from Antmicro that lets you develop, debug and test multi-node device systems reliably, scalably and effectively. Renode strengths full determinism of execution, shared virtual time transparent & robust debugging, tracing, analysis, even in multi-node setups easy integration with your everyday tools, plugins rich model
Precursor
Made For a Lab. Fits in a Pocket. Verifiable by Design.Precursor is an open hardware development platform for secure, mobile computation and communication. This pocket-sized device accommodates a built-in display, a physical keyboard, and an internal battery while remaining smaller and lighter than the average smartphone. Precursor was built for use on the road, but it compromises nothing as a dev
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GitHub - SpinalHDL/NaxRiscv
SERV user manual — SERV documentation
GitHub - BrunoLevy/learn-fpga: Learning FPGA, yosys, nextpnr, and RISC-V
GitHub - kazkojima/colorlight-i5-tips: Tiny tips for Colorlight i5 FPGA board
Analyze PicoRV32 - HackMD
GitHub - olofk/serv: SERV - The SErial RISC-V CPU
GitHub - tillitis/tillitis-key1: FPGA verilog and firmware for TKey, the flexible and open USB security key 🔑
GitHub - vortexgpgpu/vortex
Yoshimasa Niwa on Twitter: "Since the litespi has a manual mode for chip-select line, just need to apply patch to the SPI driver then it could… https://t.co/cODpfZoNtN"
GitHub - smunaut/iCE40linux: Gateware / Firmware / BuildRoot to run linux on iCE40 / iCEBreaker
GitHub - sifive/freedom: Source files for SiFive's Freedom platforms
