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Chiselでfor文を用いた同一モジュールの複数インスタンス化の方法 - FPGA開発日記
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Verilogでは、同一モジュールを複数インスタンスするときは以下のようにgenerate forが使える。 for (ge... Verilogでは、同一モジュールを複数インスタンスするときは以下のようにgenerate forが使える。 for (genvar i=1; i<=10; i=i+1) begin subblock u_subblock( .clk(clk), .reset_n(reset_n), .a(a[i]), .b(b[i]), .out(out[i]) ); end これと同様に、Chiselでもfor文を用いた同一モジュールの複数インスタンス化が行える。書き方は単純だ。 class multi_module (width: Int) extends Module() { val io = IO(new Bundle { val in0 = Input(Vec(width, UInt(32.W))) val in1 = Input(Vec(width, UInt(32.W))) val out