FPGA Development Seminar
全日程終了いたしました！！ 9月2日（火）から4日（木）までの3日間の講習会を無事終了することが出来まし た。毎日40名以上の方に受講していただきありがとうございました。アンケート の回収結果からは問題点も明らかになりましたが、全体評価としては、今後も定 期的に開催して欲しい、役に立った、理解できたなど、好評をいただきました。 FPGAやボード開発に関わる講習会開催の希望などありましたら今後も引き続きご 意見をお寄せ下さい。よろしくお願いいたします。 アンケート結果などは準備が出来次第公表する予定です。 主催者、講師一同 対象者：学生および研究者 日時： 9月2日（火）から4日（木） 場所： KEK 3号館1階会議室(9/2)、4号館セミナーホール(9/3-4) 参加費：無料 内容： 9/2 コース1. 入門編：FPGA設計の基礎としてデジタル回路入
prolog Verilog HDL で 3 4 - 言語ゲーム
図書館で HDL の教科書を読むと、ハードウェア記述言語というのはある意味マルチパラダイム言語だという事がわかった。と言うのも、ハードから近い順に次のような書き方を全部サポートしているのだ。 構造（Structure）記述 : 回路図をそのまま文字にしただけ データフロー（Dataflow）記述 : 数式のレベルで書ける 機能（Behavior）記述 : 副作用のある代入や、制御構造が使える。 こ、これは面白い！どこが面白いかと言うと、この Structure, Dataflow, Behavior というのは、プログラミング言語で言うと、論理型言語、関数型言語、手続き型言語に対応している。しかもこの順序は、実装から遠いと思っていた順だ。つまり、普通手続き型言語が一番機械語に近くて、論理型言語が一番遠くて実装がややこしい。しかし、ハードの世界になると逆転して、実は論理型が一番メカに近くて、
Qfsm - The Finite State Machine Designer
Some bugs have been fixed, and a new function to export State Machine Compiler (.sm) files has been added. After a longer break, version 0.53 has been released. A couple of bugs has been fixed, and the possibility to import Graphviz files (textual state machine descriptions) (currently Linux-only). We just released version 0.52 which fixes some bugs and introduces some new features, e.g. VHDL test
なつたん
FPGA に夢を見るを読みました。 素晴らしい。 無条件に応援するので、わからないところはどんどん聞いて欲しい。アンテナに入れたので、それっぽいタイトルならチェックします。 FPGAは超並列マシンそのもの。今からCコンパイラ作っても、はいはい車輪車輪だけど、FPGAなら未開拓の土地がいっぱいある。某（上野氏）もFPGAボードを手に入れたという極秘情報をつかんだ今、空前FPGAブームが来ていることは間違いないです。 今のFPGA業界は、ビルゲイツは要らないがMS-DOSを切実に求めている。内部がそれなりに公開されていて、統一的なバス規格だ。AMBAは確かに良いんだけど情報が少なすぎるし、仕事でAMBA使っている人はBlogにAMBAの記事を絶対に書けないという事情もある。簡単に使えるバスはいっぱいあるけど、これぞと言うのがないから、毎回バスのI/Fを決めてデバッグしてという作業が発生し、We
Sakai Hiroaki's Home Page
このホームページは以下に移動しました． ブックマークを張り直してください． ５秒後に自動的に移動します． http://kozos.jp/
新居良祐サポートページ - Verilog-HDL入門
Verilog-HDL 入門 私は，LSI に関する研究をしているため，回路をテキストで記述する（ネットリストを書く）ことがあります。これが，結構面倒くさい！！ ある時ふと「Verilog」で回路を設計してみようと思い，記述してみると Verilog で記述する方が“ん10倍”楽でした（← 専門の人からすると，当然だと思いますが…）。 今回，Verilog に関する自分用のメモとしてこのページに残すことにしました。ただし，私は Verilog-HDL の専門家ではないので，誤った記述が多々存在するかもしれません。その場合には，ぜひご一報ください。 （注：プログラムも表も，キャプションを全て“図”としています） メインメニュー Verilog-HDL とは Verilog シミュレータと波形表示ソフトのインストール いりなり Verilog を書いて，シミュレーションしてみる Verilog
Welcome to MyHDL [MyHDL]
MyHDL - From Python to Silicon! Welcome to the MyHDL website. MyHDL is an open source Python package that lets you go from Python to silicon. With MyHDL, you can use Python as a hardware description and verification language. Furthermore, you can convert implementation-oriented MyHDL code to Verilog and VHDL automatically, and take it to a silicon implementation from there. On this website, you wi
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