TopPage - Verilog HDL & FPGA
FPGAボード（Spartan-3Eスタータキット，またはSpartan-3Aスタータキット）で動作するCPUをVerilog HDLで設計します． さらに，そのCPUをターゲットとするアセンブラとコンパイラも設計します． ソースコードはかなり簡潔に書かれており，コード量がかなり少ない（約250行程度）にもかかわらず，必要最低限の機能をもったＣＰＵがＦＰＧＡボードで正しく動作します． ソースコードの簡潔さに重点をおいているので，回路が使用するリソースや効率化は重視していません． 論理合成ツールの安定性とVerilog HDLの基本構文のみ用いることを考慮し，ソースコードは原則Verilog-95に準拠しています． Verilog 2001などでも論理合成可能です．アセンブラはPerl，コンパイラはflexとbisonで記述されており，きわめて少ないコード量で正しく処理することができます．
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MicroCore This site is the home of the "MicroCore" Project. What's new? Report on the use of uCore presented at the 20th euroForth conference 2004 MicroCore 120 is released. Get it from the Download page. MicroCore 120 uses a SYSCLK twice the uCore clock, getting rid of all asynchronous signals generating precise write clock signals for external data- and/or program-memory. Program memory wi
Lisp CPU
Structures symbol structure: 3 words with type information: value-slot: list of pointers of any type. A new value is prepended on function call and removed on function return. function-slot: pointer of type "primitive" or "list" name-slot: pointer of type "array" list structure: 2 words with type information: car: pointer of any type cdr: pointer of any type array structure: first fixnum specifies
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