VimでVerilog HDLを書くための設定 | コンピュータ忘備録
2013年10月18日金曜日 VimでVerilog HDLを書くための設定 この記事はVim Advent Calendar 2012 322日目の記事になります． 321日目は@t9mdさんによるUnite menuを使ってオプションのToggleを簡単にするでした． ここではハードウェア記述言語であるVerilog HDLをVimで快適に書くための設定を紹介したいと思います． 対応する begin と end などの機能強化 Vimには標準で対応する括弧へジャンプする機能がありますが，Verilog HDLではブロック構造を begin と end で囲むスタイルを採用しているため，そのままではジャンプできません．matchit.vimというプラグインを使用することで，begin と end 間や case と endcase 間をジャンプできます． Vim6以降であればデフ
簡単に作るVerilogテストベンチ - ぱたへね
人が作ったVerilogソースや、書き立てほやほやのVerilogソースを簡単にテストしたい時ってありますよね。OpenCoresで公開されているEthmacを使って、簡単にテストベンチを作る方法をまとめてみました。目標はできるだけ楽に動作を確認することですが、初心者向けに一歩ずつテストベンチを動かしていく方法にもなっています。ここで作るテストベンチは、正式な（本格的な）テストまでのつなぎとして使うような物を想定しています。テストベンチを書くための文法などは、他のサイトや書籍を参考にしてください。 Ethmacの入手先はここです。 http://opencores.org/project,ethmac シミュレータはVeritakを使用しています。 DUTとは 最初に言葉の説明を。テストベンチを書くときに、テストの対象となるモジュールをDUT(Device Design Under Tes
Verilog「脱」入門
Verilog「脱」入門 はじめに Verilog HDL を使い始めて早９年目。 それ以前は ABEL や VHDL でシコシコとやってましたが、Verilog HDL を使うようになってからはそれ一本です (あくまでも HDL の話、Schematic は別)。 最近は周りでも HDL を使って FPGA の設計をする者が多くなってきました。 彼らは HDL の入門書や FPGA 代理店開催の無料セミナーなどで FPGA 設計の一通りを習っているようです。 しかし、"そこに書いてあること・習ったことがすべて" だと思い込み、"それ以上のことはできない" と思い込んでいるように感じます。 趣味の世界ならまだしも、業務で使う以上は早いところ "入門" の枠から抜け出して次のステップへ進んで欲しいのですが… 彼らのコードからは "その場しのぎ" かつ "動いてるから大丈夫"
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