Opencores by Verilog Source with VHDL Translation
このページでは、当社で開発したIPやトランスレータを使ってVHDLコアをVerilogに翻訳したもの、OpencoresのVerilog等を紹介していきます。 とりあえず、既存の設計例を通して、CPUアーキテクチャ、HDLコーディング技法の研究にお役になれば幸いです。 1.ベンチマークテスト 同じCソースプログラムをシミュレータ上で動かして総クロック数を評価してみます。Cソースプログラムは、リードソロモン（５インターリーブ、3重訂正）です。下記オープンソースコアについて行いました。 駆動周波数の比較ではなくCPIの比較であることと、オリジナルとの比較ではなく、Opencores上での比較であることに注意してください。 SH2 T80( translated to Verilog by automatically with Veritak Translator) TV80 (T80の下にあり
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Veritakは、高速Verilog HDLシミュレータです。WindowsXP/Windows2000/Vista（32ビット/64ビット）/Windows7(32ビット/64ビット）の環境下で動作します。 LSI エンジニアによるプロフェッショナルLSIエンジニア為の設計ツールですが、FPGAの開発ツールとしてもご利用いただけます。 フリーのWEB Editionでもゲート規模でいえば、搭載RAMも含めると100万ゲート規模の開発が可能な時代になってきました。設計ツールさえ整えれば、独自アーキテクチャでCPUやDSP等何でもFPGAで実装が可能です。また、最近は、CコンパイラもオリジナルCPUに対応させることができるような環境が整ってきました。 オリジナルCPUをFPGAで走らせる、20年前には、考えられなかった夢が今、現実になろうとしています。 FPGAでCPUを自作したい方のために
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http://japanese.sugawara-systems.com/opencores/YACC/framepage1.htm
VerilogでCPU設計入門
