Deep Learning with FPGA – Amund Tveit's Blog
This chapter presents recent papers for using FPGAs (Field Programmable Gate Arrays) for Deep Learning. FPGAs can roughly be seen as a Software-configurable Hardware, i.e you in some cases get close to dedicated hardware speed (although typically at lower clock frequency than chips, but typically with strong on-FPGA parallelism), this can be a potential good fit for e.g. Convolutional Neural Netwo
FPGAでフィボナッチを計算してみる - Qiita
フィボナッチをFPGAで書いてみた http://qiita.com/kazunori279/items/70030eaa08fe632b6b49 こちら方の記事をみて、高位合成ではなく、ガチのRTLでフィボナッチ数を計算したらどれぐらいの速さでできるのかやってみた。 #ソースコード とりあえずこんな感じ？ n_inに0～127をセットしてstartを'1'にすると計算を開始して、 計算が終わるとend_flgが’1’になってresultに計算結果が出力される。 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fib is port( clk : in std_logic; rst : in std_logic;
テーブル参照を用いた三角関数値出力アルゴリズム - Qiita
だいぶ前にFPGAで作ったアルゴリズムをメモとして書いておきます。 概要 入力角度をテーブル参照を使って求めています。 テーブル参照というのは、メモリ内にsin値、cos値をあらかじめテーブルとして用意しておいて、角度が入力されたときに、テーブルからsin値、cos値を返す方法です。 下記のようにメリット・デメリットがあります。 メリット ・演算がないため処理が高速 ・簡単に作れる デメリット ・精度を高めるほどメモリを食う テーブルを分割しよう 上のデメリットはテーブルを分割することで緩和できます。 テーブルを分割すると、参照した値を結合するための演算が増える代わりに、必要なデータ数を大幅に削ることができます。 データ量＝2^(入力のビット幅)×出力のビット幅 入力、出力を2Byteとすると、テーブルのサイズは128kByteになります。大きいですね。 分割した場合のデータサイズは下記の
簡潔データ構造のFPGA実装について - xiangze's sparse blog
HDLアドベントカレンダー2015の記事です。 FPGAにwavelet treeを用いた簡潔データ構造を実装したという論文を紹介します。PDPTA'15(International Conference on Parallel and Distributed Processing Techniques and Applications)という学会で発表されたようです。 http://www.kameyama.ecei.tohoku.ac.jp/papers_pdf/PDP3384.pdf 簡潔データ構造とはビット列Bに対して access(B,i) i番目のビットの値を返す rank_q(B,s) 範囲s内にある文字qの数を返す select_q(B,n) n番目に出現した文字qの位置を返す の操作がデータ数に対して定数~logオーダーで行えるようなデータ構造であり、効率的な処理としてデ
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