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高位合成おぼえがき - Qiita
この記事は Aizu Advent Calendarの6日目の記事です。前記事は @stringamp さんの畳み込み演算を用いた残響効果の理論と実装はじめにこの記事では高位合成に関する説明と、Vivado HLSとSystemCを使った高位合成での簡単な実装例を示します。前者に関しては寄せ集めの情報を自分なりにまとめたものになりますので、誤情報等を含んでいる可能性があります。見つけた方はビシバシご指摘いただけると泣いて喜びます。高位合成とはなんぞや元来のデジタル回路は、Verilog,やVHDLに代表されるハードウェア記述言語(HDL)によってレジスタトランスファーレベル(RTL)で書かれるのが主でした。 RTLレベルでの加算器表現 Wikipedia - Full-adderよりしかし、これらのHDLは記述の抽象度が低く、相対的に記述量が増えてしまうため、近年の半導体
manabou 2017/12/08
vhdl

verilog

hdl

fpga
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PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)
PyCoRAM: Python-Verilog高位合成とメモリ抽象化によるFPGAアクセラレータ向けIPコア開発フレームワーク (FPGAX #05)
manabou 2015/03/13
slide

python

coram

pycoram

verilog

hdl

fpga
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[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita
はじめに、動機 System VerilogのUVMは、テストのためのフレームワークと呼べるわけで、継続的インテグレーション(CI)を使用したブロックテストができないかと思いました。 CIといえばJenkinsですね。HDLを使うとなると、こんなイメージでしょうか。ソースコード管理システムにHDLコードをCommitして、それをトリガとしてテスト実施し、結果を得る仕組みです。 JenkinsとUVMを使うと、Commit後フローは自動化され、かつたくさんのテストシナリオをスケーラブルに流し込めるなと思い、まずは環境を構築してみることにしました。 OSはCentOS 6.5です。必要なツール HDLシミュレータ System Verilogに対応した適当なやつです。ソースコード管理ツール普通はGitだろ、って感じですが、ここではBazaarを使います。自分がBazaar好きなんですよね。
manabou 2014/07/22
hdl

jenkins

uvm

vhdl

verilog
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