SNES on FPGA ∵スーファミ開発のメモランダム∴
SNES on FPGAスーファミ開発のメモランダム DE2-115 FPGA board (1 chip SNES) スーファミは遊ぶためのもので、開発するためのものではありません。 SFC、つまりスーファミをFPGAで自作した、というお話。 ファミコンの時代、当時としては高い性能だったがそれ以上に実現できなかったクリエイターたちの世界が、 スーファミの時代になり少しずつ実現しつつあった（それはもうICが火を噴かんがごとく）。 デザイナー、バトルプログラマ、ドッター、サウンドプログラマ… 彼らの歴史の中で紡がれてきたものはなんだったのか。 スーファミ互換機の製作。それはスーファミにおいて最後のゲームとなる。 ▼ 開発環境 ハードウェア記述言語 SFL+、VerilogHDL、VHDL 使用FPGAボード Terasic DE1 2005～ Altera CycloneII 約18,000
HDL Coder
HDL Coder は、MATLAB 関数、Simulink モデル、および Stateflow チャートから移植や論理合成が可能な Verilog® および VHDL® コードを生成し、FPGA、SoC、および ASIC 向けの高位設計を可能にします。生成された HDL コードは、FPGA プログラミング、ASIC プロトタイピング、および量産設計に使用できます。 HDL Coder は、AMD®、Intel®、Microchip ボードでの生成されたコードのプロトタイピングを自動化し、ASIC および FPGA ワークフロー用の IP コアを生成するワークフロー アドバイザーを備えています。合成前に、速度および面積の最適化、クリティカルパスの強調表示、リソース使用量の推定の生成を行うことができます。HDL Coder は、Simulink モデルと生成された Verilog や VHD
FreeHDL index Page
A project to develop a free, open source, GPL'ed VHDL simulator for Linux! Project goals: To develop a VHDL simulator that: Has a graphical waveform viewer. Has a source level debugger. Is VHDL-93 compliant. Is of commercial quality. (on par with, say, V-System - it'll take us a while to get there, but that should be our aim) Is freely distributable - both source and binaries - like Linux itself.
Home
A modern, functional, hardware description language Clash is a functional hardware description language that borrows both its syntax and semantics from the functional programming language Haskell. It provides a familiar structural design approach to both combinational and synchronous sequential circuits. The Clash compiler transforms these high-level descriptions to low-level synthesizable VHDL, V
GitHub - SpinalHDL/SpinalHDL: Scala based HDL
SpinalHDL is: A language to describe digital hardware Compatible with EDA tools, as it generates VHDL/Verilog files Much more powerful than VHDL, Verilog, and SystemVerilog in its syntax and features Much less verbose than VHDL, Verilog, and SystemVerilog Not an HLS, nor based on the event-driven paradigm Only generates what you asked it in a one-to-one way (no black-magic, no black box) Not intro
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GitHub - antonblanchard/microwatt: A tiny Open POWER ISA softcore written in VHDL 2008
CXXRTL, a Yosys Simulation Backend
GitHub - okuoku/nanocpu: 8bit CPU for CPLD, for my blog article
GitHub - cpldcpu/MCPU: MCPU - A Minimal 8Bit CPU in a 32 Macrocell CPLD
Design and Implementation of FPGA based Wi-Fi MAC Transmitter
w11/rtl/sys_gen/w11a/arty/README.md at master · wfjm/w11
GitHub - RobertPeip/FPGBA: GBA on FPGA
GitHub - AntonMause/rv16poc: 16 bit RISC-V proof of concept
GitHub - MiSTer-devel/X68000_MiSTer: Sharp X68000 for MiSTer
http://vmchale.com/static/resume.pdf
GitHub - Domipheus/RPU: Basic RISC-V CPU implementation in VHDL.
GitHub - janestreet/hardcaml: Hardcaml is an OCaml library for designing hardware.
2.11BSD
w11: PDP-11/70 CPU and SoC
GitHub - f32c/f32c: A 32-bit MIPS / RISC-V core & SoC, 1.55 DMIPS/MHz, 2.96 CM/Mhz