NTT、宇宙線による半導体ソフトエラー発生率の全貌解明。中性子による誤動作が対策可能に
ルネサス、エラーに強いSRAMの大容量品を追加
ルネサス エレクトロニクスは2015年7月、一般的なSRAMよりも500倍以上のソフトエラー耐性を持つ独自構造のSRAMで、大容量品を追加したと発表した。 セル構造でエラー対策 ルネサスエレクトロニクスは2015年7月、一般的なSRMAよりも500倍以上のソフトエラー耐性を持つ独自SRAM「Advanced Low Power SRAM」（以下、Advanced LP SRAM）の32Mビット容量品と、16Mビット容量品のサンプル出荷を同年9月から開始すると発表した。量産は同年10月からを予定している。 ルネサス独自のAdvanced LP SRAMは、メモリセルの記憶ノードに金属やポリシリコンで電極を形成した「スタックトキャパシタ」を付加し、ソフトエラーの発生を抑制した構造的対策を施したSRAMだ。同時に、SRAMセルのロードトランジスタをポリシリコンTFTで形成。ロードトランジスタがシ
サイプレスの65nm非同期SRAMでSingle Event Upset（SEU）を軽減
サイプレスの65nm非同期SRAMでSingle Event Upset（SEU）を軽減：軽視していませんか？ メモリの放射線対策 はじめに システム設計者にとって、メモリ デバイスの信頼性とデータ インテグリティは最も重要な関心事の2つである。昨今のシステムは、放射線などの環境ファクターによるメモリ内のデータ破損に対する耐性が弱い。そのため、信頼性の高いメモリ デバイスを使用することが重要課題となっている。システム設計者は、高信頼性を得るためにオフチップで誤り訂正や冗長性を持たせる技術に頼らざるを得ない。だが、これら技術は、プリント基板のスペースをとったり処理に追加で時間がかかったりするため、オーバーヘッドの要因となる。サイプレスの最新世代SRAMは、シングルチップに誤り訂正符号（ECC）を搭載しており、ボード スペースやコストを抑えるだけでなく、デザインの複雑性も軽減する。これら製品は
コンピュータアーキテクチャの話(256) エラーによる誤動作を防ぐ方法 - BISERフリップフロップ
エラーによる誤動作を防ぐ方法の1つが、中性子がヒットしてもエラーが起こりにくいラッチやフリップフロップを使うという方法である。 前述したゲート出力に発生するノイズ電圧は、吸収される電子の電荷量をゲート出力の寄生容量で割った値(V=Q/C)となる。このため、ゲート出力に配線やトランジスタのゲート領域を接続して寄生容量を増やしてやれば、容量に逆比例してノイズは減少する。このようにして寄生容量を増やしたラッチを作ると、中性子ヒットによるエラー率を下げることができるが、負荷容量が大きくなるので、動作速度が遅くなる、スイッチにともなう消費電力が増えるというコストがかかる。なお、ドレインの面積を増やしても寄生容量を増やすことができるが、中性子ヒットで発生する電子を吸収する面積が増えて吸収する電荷も増えてしまうので、エラー率はあまり改善されない。 これに対して、2つのラッチで情報を2重化して記憶すること
コンピュータアーキテクチャの話(255) LSIの動作に影響をおよぼすのは1MeV以上のエネルギーを持つ中性子
LSIの動作に影響する1MeV(メガエレクトロンボルト)以上のエネルギーを持つ中性子は、海抜0mでは、おおよそ14個/平方cm・時程度であるが、高度が高くなると通過する空気の層が薄くなるので数が増え、4000m級の山頂では5倍～10倍になる。 しかし、これらの中性子がすべてLSIチップのシリコン原子に衝突するわけではない。中性子から見るとシリコンはスカスカで、大部分は通り過ぎてしまい、ごく一部がシリコン原子に衝突する。このため、チップがどちらを向いていてもエラー率はほとんど同じである。 一般的なSRAMのビットやフリップフロップ1個の中性子ヒットによるエラー率は1/1000fitから1/10000fit程度である。ただし、これは海抜0mの値である。このfit数は1ビット分であれば十分に小さい値であるが、8MBのキャッシュであれば約80M(8×10の7乗)ビット(パリティやタグのビット数を含
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米大学、宇宙線による一般電子機器への影響増大に警鐘を鳴らす 〜スマホなどの高度化を受け、ビット反転エラーのリスク増大
【イベントレポート】 【IRPS 2012レポート】 複雑な様相を呈する最先端SRAMのソフトエラー