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Verilog HDLでのノンブロッキング代入とブロッキング代入の動作の違い (授業用) - Qiita
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Verilog HDLでのノンブロッキング代入とブロッキング代入の動作の違い (授業用) - Qiita
実習1 シフトレジスタの設計 以下のshiftregister.vで設計される回路を実習ボードの実装して、その動作... 実習1 シフトレジスタの設計 以下のshiftregister.vで設計される回路を実習ボードの実装して、その動作を確かめること。 ただし、top-level entity はshiftregister とする。 入出力の割り当ては表のとおりにすること。 `default_nettype none module shiftregister( input wire clock, input wire data, output reg [3:0] q ); always @ (posedge clock) begin q[0] <= data; // ノンブロッキング代入 <= では q[1] <= q[0]; // これら4つの代入が q[2] <= q[1]; // 同時に実行されるような q[3] <= q[2]; // 回路が構築される end endmodule