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[SystemVerilog]ランダム値の出現確率を変える。 - Qiita
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[SystemVerilog]ランダム値の出現確率を変える。 - Qiita
こんにちは、@tethys_seesaaです。 はじめに。 SystemVerilogといえば制約付きランダムが有名ですけども... こんにちは、@tethys_seesaaです。 はじめに。 SystemVerilogといえば制約付きランダムが有名ですけども、実際使うと、制約の範囲内でどれくらい値がばらまかれているのか把握してないといけないよねとか思います。 いろいろなやり方があると思いますが、個人的にはcovergroupをよく使っています。カバレッジドリブン検証ってやつでしょうか。 そんなことはさておき、ここでは、covergroupを使って、ランダム値の出現確率を変えてみましょう。 例えば、 covergroupベースでこんなコード走らせてみます。 これは収束するまで相当時間がかかります。実はこのコード、各社のシミュレーターのランダム値出力エンジンの性格の差が如実に表れます。あ、制約ないですねコレ。 program tb(); bit clk; logic [7:0] a,b,c; event sim_end;