Synthesijer入門1 - Qiita
public class Main { public static void main(String... args) { SortTop sort = new SortTop(); sort.start(); } } import java.util.Random; public class SortTop extends Thread{ public static int NUM = 100; public void run() { Random rand = new Random(); int[] values = new int[NUM]; for (int i = 0; i < values.length; i++) { values[i] = rand.nextInt(); System.out.println(values[i]); } QuickSort qsort = n
高位合成おぼえがき - Qiita
高位合成での実装例 次に高位合成での実装例として、画像処理に用いるアルゴリズムのCモデルとSystem Cモデル、Vivado HLSでの合成結果を示します。 対象アプリケーション Prewitt-filter Prewitt-filterは画像処理に用いられるエッジ検出のアルゴリズムです。 詳しいアルゴリズムに関しては 物理のかぎしっぽ - Prewittフィルタでエッジ抽出する を参照 5x5ピクセルのイメージを対象としたPrewitt-filterのCコードを以下に示します。 void prewitt_filter(int *mem) { int i,j,k,l; int sumrw, sumrh; int mem_temp[HEIGHT*WIDTH]; // for(i = 0; i < HEIGHT*WIDTH; i++) { mem_temp[i] = mem[i]; } //
機械学習／Deep Learningの仕事が増える2017年、ソフトウェアエンジニアがFPGAを学ぶべき理由
ソフトウェアエンジニアがFPGA（field-programmable gate array）を使うハードルがさらに下がってきている。クラウドサービスでFPGAを活用できたり、Pythonで記述したニューラルネットワークをFPGAに高位合成できる研究成果が出てきたりしているのだ。 ソフトウェア開発者の立場でFPGAに取り組むイベント「FPGAエクストリーム・コンピューティング」を主宰する佐藤一憲氏、FPGAの高位合成によるディープラーニングについて研究している東京工業大学の中原啓貴氏（中原研究室）、そしてFPGAベンダーであるザイリンクスの神保直弘氏が、急激に常識が変わりつつあるFPGAの動向を語り合った。 本稿では座談会の中から、ソフトウェアエンジニアにFPGAや高位合成が求められる現状、そして、今後どのようなツールを使うべきか、ソフトウェアエンジニアがFPGAに取り組む際の課題などにつ
MessagePack-RPCを使ってFPGAを制御 - Qiita
Overview MessagePack-RPC for VHDL は、従来の伝統的なレジスタアクセスによるFPGA/ASIC の制御に替えて、MessagePack-RPC による FPGA/ASIC の制御を試みたものです。その目的は、ユーザー空間のアプリケーションと FPGA が直接 MessagePack-RPC プロトコルでやり取りすることにより、デバイスドライバの開発とメンテナンスを簡略化することと、スクリプト言語など直接メモリをアクセスできない環境でFPGAの制御を可能にすることです。 下図に MessagePack-RPC を使った例を示します。図の上半分がホスト(CPU)上で動作するソフトウェアで、下半分がFPGA(Programmable Logic)上に構築した論理回路です。 Fig.1 MessagaPack-RPC Example Block Diagram In
[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita
はじめに、動機 SystemVerilogのUVMは、テストのためのフレームワークと呼べるわけで、継続的インテグレーション(CI)を使用したブロックテストができないかと思いました。 CIといえばJenkinsですね。HDLを使うとなると、こんなイメージでしょうか。 ソースコード管理システムにHDLコードをCommitして、それをトリガとしてテスト実施し、結果を得る仕組みです。 JenkinsとUVMを使うと、Commit後フローは自動化され、かつたくさんのテストシナリオをスケーラブルに流し込めるなと思い、まずは環境を構築してみることにしました。 OSはCentOS 6.5です。 必要なツール HDLシミュレータ SystemVerilogに対応した適当なやつです。 ソースコード管理ツール 普通はGitだろ、って感じですが、ここではBazaarを使います。自分がBazaar好きなんですよね。
![[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita](https://cdn-ak-scissors.b.st-hatena.com/image/square/d6af1b3cf83c43103b25987f358fb5129c127699/height=288;version=1;width=512/https%3A%2F%2Fqiita-user-contents.imgix.net%2Fhttps%253A%252F%252Fcdn.qiita.com%252Fassets%252Fpublic%252Farticle-ogp-background-9f5428127621718a910c8b63951390ad.png%3Fixlib%3Drb-4.0.0%26w%3D1200%26mark64%3DaHR0cHM6Ly9xaWl0YS11c2VyLWNvbnRlbnRzLmltZ2l4Lm5ldC9-dGV4dD9peGxpYj1yYi00LjAuMCZ3PTkxNiZoPTMzNiZ0eHQ9JTVCU3lzdGVtVmVyaWxvZyU1REplbmtpbnMlRTMlODIlOTIlRTUlODglQTklRTclOTQlQTglRTMlODElOTclRTMlODElOUZVVk0lRTMlODMlODYlRTMlODIlQjklRTMlODMlODglRTclOTIlQjAlRTUlQTIlODMlRTMlODElQUUlRTYlQTclOEIlRTclQUYlODkmdHh0LWNvbG9yPSUyMzIxMjEyMSZ0eHQtZm9udD1IaXJhZ2lubyUyMFNhbnMlMjBXNiZ0eHQtc2l6ZT01NiZ0eHQtY2xpcD1lbGxpcHNpcyZ0eHQtYWxpZ249bGVmdCUyQ3RvcCZzPTkxNGNkM2MzNmFhZTgxNTBmMTk2Y2Y3YmNlNjc4MmZl%26mark-x%3D142%26mark-y%3D112%26blend64%3DaHR0cHM6Ly9xaWl0YS11c2VyLWNvbnRlbnRzLmltZ2l4Lm5ldC9-dGV4dD9peGxpYj1yYi00LjAuMCZ3PTYxNiZ0eHQ9JTQwdGV0aHlzX3NlZXNhYSZ0eHQtY29sb3I9JTIzMjEyMTIxJnR4dC1mb250PUhpcmFnaW5vJTIwU2FucyUyMFc2JnR4dC1zaXplPTM2JnR4dC1hbGlnbj1sZWZ0JTJDdG9wJnM9MzliYzBjZTBjMDI5MDE1ZGQ3M2M1ZmNmZGZiOWRlZjA%26blend-x%3D142%26blend-y%3D491%26blend-mode%3Dnormal%26s%3Dc0590115485bb5268110e52157b3cb01)
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
Osana Lab.: Lectures
