中国・兆芯のx86互換8コアSoC「開先KX-5000」の全貌
インテル、第8世代「Core」プロセッサを発表--40％高速化
Intelは米国時間8月21日、新しい第8世代「Core」プロセッサを発表した。1つ前の第7世代の「Kaby Lake」チップと比べて性能が40％向上しているという。 Intelは今回、これまでとは少し異なる方法をとっている。通常は、アーキテクチャの変更とともに世代交代が行われるが、Intelの第8世代チップには、14nm+プロセスで製造される現行のKaby Lakeアーキテクチャを採用するものが一部含まれる。その後、14nm++プロセスの「Coffee Lake」アーキテクチャと10nmプロセスの「Cannonlake」アーキテクチャを採用するチップがリリースされる予定だ。 しかし21日にIntelが発表したのは、第8世代のKaby Lakeチップのみ。「Core i7」と「Core i5」がそれぞれ2種類発表され、そのすべてがノートPC向けのUシリーズプロセッサだ。 発表されたのは、ベ
Inside the Ivy Bridge and Haswell BTB — Matt Godbolt’s blog
After last time’s analysis of the Arrendale BTB, I thought I should take a look at more contemporary CPUs. At work I have access to Haswell and Ivy Bridge machines. Before I got too far into interpretation, I spent a while making it as easy as possible to remotely run tests, and graph. The code has improved a little in this regard. For completeness, this article was written with the code at SHA ha
インテル、ISCA 2015でXeon＋FPGAの詳細を公開 - Qiita
今月はじめ、インテルがFPGA大手のアルテラを総額2兆円で買収することを発表した。インテルはちょっと前まではCPU+FPGAなんてコードが分断するしダメダメソリューションだなんて言ってたくせに、なんて鮮やかな手のひらの返しよう。まあでも、すばらしい展開だし非ノイマン計算をソフト屋が使いこなす時代が幕開けしそうなので、あっぱれインテルである。非ノイマンなにそれ？ という人はコネクションマシン本と青いリコンフ本を読んでおこう。 この発表でインテルが説明に用いたスライドで、とくに目を引いたのが以下の一文。 Up to 1/3 of Cloud Service Provider Nodes to Use FPGAs by 2020 （2020年までに、クラウドサービスプロバイダのサーバの1/3がFPGAを利用する） つまりあと5年もすると、クラウドを使うエンジニアは直接的／間接的にFPGAを使わざ
File I/O on Intel Xeon Phi Coprocessors: RAM disks, VirtIO, NFS and Lustre - Colfax Research
The key innovation brought about by Intel Xeon Phi coprocessors is the possibility to port most HPC applications to manycore computing accelerators without code modification. One of the reasons why this is possible is support for file input/output (I/O) directly from applications running on coprocessors. These facilities allow seamless usage of manycore accelerators in common HPC tasks such as app
新208.5日問題 - Systems with Intel® Xeon® Processor E5 hung after upgrade of Red Hat Enterprise Linux 6
Linux の連続稼働時間が 208.5 日を過ぎた段階で突如 Kernel Panic を引き起こすという過激な挙動で2011年の年の瀬に話題となった "旧208.5日問題" ですが、あれから二年が経った今、Linux Kernel 内の bug と Intel Xeon CPU の bug の合わせ技により再度類似の不具合が発生することが分かっています。 旧 208.5 日問題の発生原理に関しては以下の blog が参考になります。 okkyの銀河制圧奇譚 : sched_clock() overflow after 208.5 days in Linux Kernel 追記(2014/1/4) 新208.5日問題の簡易チェックツールを作成しました。よろしければお使い下さい。 tsc_checker - 新208.5日問題簡易チェックツール また、Linux Kernel における時間
SC13: Intel reveals Knights Landing high-performance CPU
Once a niche, high-performance computing has become a key growth area for the tech industry. Intel’s announcements at Supercomputing 13 today---including new details of a completely redesigned Many Integrated Core processor—show just how important technical computing has become. High-performance computing, once a niche area catering to academia and government, has become a key growth area for the
IvyBridge-EPはどのようにして性能を約30％向上させたのか？ (1/3)
3種類ものダイが存在する IvyBridge-EP 今回発表された製品は4コアから12コアまでラインナップが広く展開されている。ラインナップ詳細はこちらを見ていただくのが早いが、さすがにこれだけあると、ダイの種類もSandyBridge-Eのように1種類だけだとやや効率が悪い。そこでIvyBridge-EPではコアの種類を3つ用意した。
Intelの次世代Core「Haswell」のトランザクションメモリを読み解く(前編)
預金の引き出しでは、残高確認→現金の引き出し→残高の更新という一連の処理を他のプロセサの処理からの干渉なく行う必要がある。 プロセサ1の引き出しの処理で、残高の更新を行う前に、他のプロセサが引き出し前の残高を読んで、引き出し、残高更新を行ってしまうと、処理がおかしくなってしまう。このため、Lockというメカニズムを使って、1つのプロセサがこの一連の処理を終わるまで、他のプロセサはこの処理を開始できないようにするというのが一般的なやり方である。しかし、これでは複数のプロセサがあっても一時には1つのプロセサしか使えず、効率が悪い。 プロセサ1が口座A、プロセサ2が口座Bの引き出し処理を並行に実行するのは問題ないので、口座ごとにLockを設ければこの問題は解決する。しかし、口座Aから口座Bへの振込をする場合は両方の口座のLockを獲得する必要がある。この時、プロセサ1が口座AからBへの振込のため
Intel nehalem processor core made FPGA synthesizable
Intel R � Nehalem Processor Core Made FPGA Synthesizable Graham Schelle1 , Jamison Collins1 , Ethan Schuchman1 , Perry Wang1 , Xiang Zou1 Gautham Chinya1 , Ralf Plate2 , Thorsten Mattner2 , Franz Olbrich2 , Per Hammarlund3 Ronak Singhal3 , Jim Brayton4 , Sebastian Steibl2 , Hong Wang1 Microarchitecture Research Lab, Intel Labs, Intel Corporation1 Intel Germany Research Center, Intel Labs, Intel Co
L3キャッシュミス ア‐ラ‐カルト - shimada-kの日記
L3キャッシュミスを計測するプログラムを書いてみました。しかし、一口にL3キャッシュミスと言っても複数のイベントがあります。状況に応じて適切なイベントを選択できるようにそれぞれのイベントの意味を整理しておこうという趣旨のメモです。 今回は6種類のイベントを考えてみます。6種類のイベントを下の表にまとめておきます。Intelの技術資料を日本語訳したものです。 イベント名 Event Num Umask Value Description MEM_LOAD_RETIRED.L3_MISS 0xCB 0x10 L3キャッシュにミスしリタイアしたLOAD命令の数を示す。このLOAD命令にはリモートソケット、ローカルメモリ、IOHからのLOAD命令を含む。 L3_LAT_CACHE.MISS 0x2E 0x41 このイベントはL3キャッシュへの参照ミスの回数をカウントする。このイベントは投機的な通信
INTEL コード & ダウンロード
Using Intel.com Search You can easily search the entire Intel.com site in several ways. Brand Name: Core i9 Document Number: 123456 Code Name: Emerald Rapids Special Operators: “Ice Lake”, Ice AND Lake, Ice OR Lake, Ice* Quick Links You can also try the quick links below to see results for most popular searches. Product Information Support Drivers & Software
NehalemからIvy Bridgeへ 2008～2012年のインテルCPU (1/4)
今回からはインテル CPUについてのロードマップをアップデートしていく。以前に解説したのは2009年9月の19回だから、ほぼ1年半ぶりとなる。まずはデスクトップ向け製品について、Nehalem世代のアップデートから始めよう。 Nehalemアーキテクチャーは 2008年末のBloomfieldで登場 まず2008年11月に、Nehalemアーキテクチャー初の製品として、コード名「Bloomfield」こと「Core i7-965 Extreme(XE)」と「Core i7-940、920」がリリースされる。この3製品は基本的にXeonと共通で、3本のDDR3メモリーチャンネルを持つという、デスクトップ向けとしてはやや重厚な構成だった。 これに引き続いて2009年9月には、内部を若干改良して消費電力をやや引き下げた「D0 Stepping」の製品が、「Core i7-975XE」および「Co
Intel's Sandy Bridge Microarchitecture
Pages: 1 2 3 4 5 6 7 8 9 10 L3 Cache and Ring Interconnect Since Nehalem, Intel is pursuing a more modular, system-on-a-chip like philosophy, where products may share the same core, but have an entirely different system infrastructure. In the past, this differentiation was achieved with a combination of changes to the CPU silicon and the discrete chipset. This relationship always existed between t
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Software optimization resources. C++ and assembly. Windows, Linux, BSD, Mac OS X
See also my blog Contents Optimization manuals Vector class library Object file converter and disassembler Subroutine library ForwardCom: An open standard instruction set for high performance microprocessors Test programs for measuring clock cycles in C++ and assembly code Floating point exception tracking through NAN propagation CPUID manipulation program Links Optimization manuals This series of
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Cache: a place for concealment and safekeeping
BTB size for Haswell, Sandy Bridge, Ivy Bridge, and Skylake?
Intel、TSX対応で約6倍に性能が向上した「Xeon E7 v3」
VIA's new Isaiah x86/ARM hybrid CPU outperforms Intel in benchmarks - but will it ever come to market?