PLL の分周 / 逓倍（ていばい） - 半導体事業 - マクニカ

太郎です。今回は PLL （Phase Locked Loop : 位相同期回路） による分周 / 逓倍について書きます。 前回の 新人エンジニアの赤面ブログ 『バッファについて』 でもご紹介した通り、PLL のメイン構成要素は PFD / CP , LPF , VCO でした。 PLL は、リファレンス信号（以下 REF） / フィードバック信号（以下 FB）に分周器（Divider）が加わることによって、分周器 / 逓倍器として機能します。 今回は、その原理について書きます。 PLL による分周 PLL の分周回路は下図のように REF に分周器が付きます。 例として、入力 （IN） が 100 MHz, 分周器が 4 分周するものだとすると、REF は IN の 1/4 の 25 MHz となります。 すると、REF の位相 / 周波数に合うように FB の位相 / 周波数を PFD

[ytkibk]

PLL(PFD/CP, LPF, VCO)のどこにDividerを入れるかによって、分周したり、逓倍したりできる。

[fudafoota]

分周器をフィードバック側に使ったPLLで逓倍のクロックが作れる理由