リンク www.pasonisan.com 【CPU知識】クロック数が高いほど値段が高い理由 なぜ、高クロックのCPUは、同ファミリーの低クロックよりも値段が高いのか?高クロックCPUの値段が高いのは、希少価値によるもの。パッケージ化されているCPUにはダイが組み込まれている。 9 users 6
IBMは相変化メモリを用いてメモリ群が演算能力を持つ非ノイマン型コンピュータのデモに成功したと発表した。これは「Computational Memory」、演算するメモリによる新しいコンピュータの姿を切り開くものだ。 現在のコンピュータのほとんどは「ノイマン型」と呼ばれるアーキテクチャで実現されています。 ノイマン型アーキテクチャは、メモリにデータを記憶し、そのデータを処理する際にはデータをプロセッサに移動して処理をし、結果をまたメモリに移動して保存する、という仕組みになっています。 データはつねにメモリとプロセッサのあいだをつなぐ「バス」を通じて行き来しなければならないため、大量のデータを高速に処理しようとしてもこのバスの部分の帯域や速度がボトルネックになり、一定以上の性能向上が難しくなります。 ノイマン型のコンピュータはこのバスによるボトルネック、いわゆる「フォン・ノイマン・ボトルネッ
ムーアの法則が成立しなくなると、遅いソフトウェアは遅いままだ。ソフトウェア技術者はなにをすべきか~ポスト・ムーア法則時代のコンピューティング(後編)。QCon Tokyo 2016 10月24日に都内で開催されたイベント「QCon Tokyo 2016」で、国立情報学研究所 アーキテクチャ科学研究系 教授 佐藤一郎氏による基調講演「ポスト・ムーア法則時代のコンピューティング」は、IT業界だけでなく社会的にも影響をもたらすと考えられるムーアの法則の限界とその先について、多くの示唆を与えるものとなりました。 (本記事は「いま起きているムーアの法則の限界は、微細化よりも電力と経済性の限界~ポスト・ムーア法則時代のコンピューティング(前編)。QCon Tokyo 2016」の続きです) ブロックチェーンもムーアの法則の限界に影響を受ける さて、この講演は実は主催者から「コンピュータサイエンスが生み
今日のお話は、ムーアの法則が限界に来ているなかで、ソフトウェアの技術者の方々がなにをすべきか、ということを中心にしていこうと思います。 ムーアの法則は終焉するのか? これまでに何度もムーアの法則限界説が流れていて、そのたびに半導体業界はそれをなんとか乗り越えてきたので、ここでまたムーアの法則が限界だという話をすると、オオカミ少年だと言われてしまうかもしれません。 ただ今回はかなり深刻な状況になっています。 その前にまず、ムーアの法則とは何かということを説明しておくと、インテルの共同創業者のゴードン・ムーアという人が50年前に、1つのチップ上の半導体の数、つまりトランジスタの数は毎年倍増すると予測したものです。倍増するペースはそのあと18か月から2年に修正されました。 トランジスタの数はたしかにこの通りに増えていったのですが、他方で半導体業界は総力を挙げてこのムーアの法則を満足させるために技
2016年5月22日~5月27日に米国サンフランシスコで開催されたディスプレー分野で最大の学会「SID 2016」(通称:Display Week 2016)。その中心は、5月24~27日のシンポジウムだが、他にもサンデーショートコース(同22日)やマンデーセミナー(同23日)、展示会(同24~26日)、ビジネスカンファレンス(同23日)、インベスターズカンファレンス(同24日)、マーケットフォーカスカンファレンス(同24~25日)など、様々な会議やイベントが開催された。 1週間にわたってこれらのイベントに参加し、改めて考えさせられたことが2つある。1つは、「今、ディスプレーの技術と産業は分岐点に立っている」ということである。もう1つは、「ディスプレーはまだ進化の途上にある」ということである。今回の会議では、開催前から有機ELが大きな話題であり、会議中もあちこちでホットな議論が交わされてい
Android Runtime (ART) BEAM (Erlang) Common Language Runtime (CLR) and Mono CPython and PyPy crt0 (C target-specific initializer ) Java virtual machine (JVM) LuaJIT Objective-C and Swift's V8 and Node.js Zend Engine (PHP) In processor design, microcode serves as an intermediary layer situated between the central processing unit (CPU) hardware and the programmer-visible instruction set architecture
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