リコーの室田様とある電話で話した内容がきっかけで、海外の設計や他社のアナログ設計者はどのように設計してるのか？を、勉強会として、アナログ設計者の交流会を通して、日本の半導体業界の元気に出来ればと思い立ち、去る2012年8月31日にシルバコ・ジャパン京都オフィスにてアナログの設計者を集まって頂き、現状の設計の問題点、今後どうすれば日本が海外に勝てるのか？情報交換でなく今後の日本の半導体の設計について熱い議論をしました。

電子技術専門誌『日経エレクトロニクス』が実施した分解調査から見えた「iPhone 5」の進化の秘密とアップルの“部品力”、そしてアップルの新たなビジネスモデルに迫る本連載。最終回は、iPhone 5に搭載したプロセサ「A6」の内部構造を解説する。 「iPhone 5」のプロセサは「A6」と名付けられている。アップルが自社開発したプロセサを最初に搭載したのは、2010年に発売した初代「iPad」だった。iPadに搭載したプロセサ「A4」を同年発売の「iPhone 4」にも採用、2011年に発売した「iPhone 4S」には第2世代の独自プロセサ「A5」を搭載した。第3世代品となるA6について、アップルはCPU性能とグラフィックス性能をA5に比べてそれぞれ2倍に高めたと説明している。 抜本的に変わったプロセサの設計 「日経エレクトロニクス」が外部の協力を得てA6の内部を観察した。するとA6の設

前回より続く CMOS技術でRF回路を集積するに当たり，無線通信の送受信方式や変調技術の違いによって集積しやすいものとそうでないものがある。今回は現代主流となっている方式を基に，回路設計者が知っておくべき無線通信回路特有の特徴や課題を基礎から解説する。　（野澤 哲生＝日経エレクトロニクス） 2000年に入り開発が活性化し，一気に実用レベルへ進展したCMOS RF回路。前回はここまでに至る道のりを，ワイヤレス通信とRF回路の歴史から振り返った。今回はRF回路に特有の信号処理である周波数変換と変復調について，回路設計の際に考慮すべき不可欠な要素や課題の例を紹介する。加えて，回路設計とのつながりを考慮して，RF回路の不完全性や雑音が変調信号に及ぼす影響とその対策についても触れる。後半には変調技術についての入門的な解説も用意した。 イメージ妨害波の抑圧が重要 今回は，現在も携帯電話機やPHSなどで

米Open SystemC Initiative（OSCI）は7月2日に新横浜でSystemCをテーマにしたセミナー「SystemC Japan 2010」を開催した。OSCIやJEITAといったSystemCサイドの講演，スポンサや協賛ベンダーによるEDAツール関連の講演，そしてユーザー講演があった。430名を超える申し込みがあり，開始時から座席の9割が埋まっていて，盛況だった。 セミナーのトリは，SystemCのユーザーであるソニーが務めた。「ソニーで成功しているSystemC設計フロー」とちょっと大胆なタイトルだったが，最近，筆者が拝聴したなかでは，最も興味深い講演の一つだった。登壇者は2名で，最初は蛯原 均氏（CPDG半導体事業本部設計基盤技術部門システムデザインソリューション部 1課　統括課長 主任技師）である。同氏は，「日本の半導体が世界市場で勝てない理由は過剰品質にある」と述

SoC（system on a chip）のハードウェア-ソフトウェア協調検証や，外部インタフェースとの協調検証のために，FPGA（field programmable gate array）を使ったハードウェアのプロトタイピングが一般的に行われてきた。最近，新たなプロトタイピングが注目を集めている。上流設計向け言語を使った，ESL（electronic system level）でのソフトウェア・ベースのバーチャルなプロトタイピングである。

EDA最大のイベントである46th Design Automation Conferenceが明日，27日から始まる。今年はDAC本体に加えて，多数の関連イベント（主に学会）が開かれる。その一つである3rd IEEE International Workshop on Design for Manufacturability & Yield（DFM&Y 2009）が，26日に開催された。

CMOS LSIにおいて，素子の微細化に伴う特性バラつきの増加が大きな問題として顕在化してきている。バラつきの要因を把握し，抑制することは緊急度の高いテーマとなっており，デバイス各社が開発の注力度を高めている。こうした状況を反映して，「2009 Symposium on VLSI Technology」では，バラつきに関するセッションが二つ組まれ（セッション6Aおよび8A），計9件の発表が行われた。

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一般にアナログ回路は，製造プロセスの微細化の恩恵を受けにくい。製造ばらつきによって，線形性などの特性が悪化するからだ。 現在，この特性悪化を補正する手法がさまざま提案されている。例えば，高精度な基準信号源を使う手法や，デジタル信号処理で補正をかける手法である。しかし，いずれも副作用を抱えている。前者は回路規模が大きくなること。後者は，補正実行時にメインの処理を止める必要があることだ。そこでNECエレクトロニクスは，こうした副作用がない回路アーキテクチャを開発した。具体的には，メイン処理のバックグランドで補正をかけることができるアーキテクチャでかつ，実現に必要な回路面積が極めて小さい手法だという。

大規模LSI（SoC：system on chip）の設計が終わらず何度も変更を繰り返す，歩留まりが上がらない，製品化したがチップ面積が大きく競争力がない――LSI製造プロセスの微細化が進む中，こういった問題が頻繁に発生するようになった。その原因の一つとして，設計でバラつきや雑音を十分に考慮できないことが挙げられる。 これらは地道でなかなか日の当たりにくい課題だが，バラつきや雑音の問題を予測し，それを考慮して設計できれば，先端LSIの設計/製造で優位に立ち，LSIの競争力が格段に増す可能性がある。 NECやNECエレクトロニクスで長年，アナログ回路やメモリ，SoCなどの開発に携わり，現在は台湾eMemory Technology Inc.のSenior Advisorを務める湯川 彰氏に，バラつきや雑音に関する技術の現状と今後の取り組み方を聞いた。（聞き手は安保秀雄＝編集委員） 問　最近の

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「ISSCC 2009」のSession 9 「Data Converter Technique」は，前半3件がパイプライン型A-D変換器で主にデジタル・アシストを使って高性能化する手法の提案，後半が通信用ΔΣ型A-D変換器で広帯域化のため連続時間型回路を使う報告だった。

「Electronic Design and Solution Fair 2009（EDSF）」（2009年1月22～23日）の「システム・デザイン・フォーラム 2009」では，東京大学生産技術研究所 教授の平本俊郎氏が「最先端統計から見た32nmデバイス特性ばらつき」と題して講演した。同氏がグループ・リーダーを務める，半導体MIRAIプロジェクトと半導体先端テクノロジーズ（Selete）の共同によるデバイス特性バラつきの研究成果などを紹介した。

パシフィコ横浜で開催中の14th Asia and South Pacific Design Automation Conference（ASP-DAC 2009）は，2日目となり一般セッションが始まった（22日まで開催）。セッション2Bでは，リーク電流の新たな解析手法や最適化手法などが提案された。

こうしたタッグを組んで成功した典型例となる沖電気工業（OKI）では，ベテランが設計ガイドラインの整備で活躍する。過去のトラブルや工夫の事例を設計者が提出し，それを集めてガイドライン化しているアナログICメーカーは多い(注1）。ガイドラインのポイントの一つは，特定の事例を他の設計者に役立つように一般化することだが，OKIではそれをベテランが担う。

「お湯をかければチップができると思っているのではないか」。ある国内アナログ半導体メーカーは，チップ・ユーザーからの短期開発要求が厳しくなっている状況を，こう嘆く。デジタル設計の自動化や再利用が進んだことで，相対的にアナログの設計期間の長さが問題となり，その改善が課題となっている（図1）。

NECエレクトロニクスは，8ビットのプロセサを行列状に並べた「STP（Stream Transpose）エンジン」を搭載したASSP（application specific standard product）と，カスタムLSI（ASIC）を発表した（ニュース・リリース）。前者は「XBridge」と名づけて，向こう１年以内に製品として市場に投入する計画である。後者は2007年11月にソニーが発表した業務用ビデオ・カメラなどに搭載されている。 STPエンジンは，同社の動的再構成可能な（ダイナミック・レコンフィギュラブル・）ハードウェア（プロセサ・アレイ）の「DRP（Dynamic Reconfigurable Processor）」をベースに開発した。DRPに限らず，動的再構成可能なプロセサ・アレイは「面白いアイデア」として注目を集めた時期があった。しかし，実際のチップにどのように適用したら