「デジタル・スピーカー」の技術を持つTrigence Semiconductor社の二人の技術者に、アナログとデジタルの新しい関係を聞いた。インタビューの後、同社は、米Intel社の投資部門Intel Capitalから出資を受けた（関連記事）。 振幅の変化が連続的でアナログ的な動作をするスピーカーを“デジタル化”しているとは、どういうことか。 「スピーカーをD-A変換器として使っている」と、同社取締役の安田彰氏はデジタル・スピーカーの原理を説明する（図1）。 既存の一般的なスピーカーは、一つのコイルで振動版（コーン紙など）を動かして空気を振動させる。振動を制御するのは信号のレベル（電圧の高さ）だ。今回のスピーカーは、いくつかのコイルを使って音のパワーを制御している（図2）。具体的には、複数のコイルを入力データ（音源）に応じてオン／オフさせ、入力インピーダンスを離散的に変えている（図3）。

“3Dトライゲート”って何がそんなにすごいのか インテルは、4月24日に「第3世代インテル Core プロセッサー・ファミリー」を発表した。このCPUは、インテルが「3Dトライゲートトランジスタ」と呼ぶ3次元構造の最新トランジスタ技術を採用することで、省電力性能と高性能化の両立を可能にしている。同社副社長 兼 CTOのジャスティン・ラトナー氏が「3Dトライゲートトランジスタ技術の確立により、CPUの高性能化と省電力化のペースをよりいっそう向上できるようになる」と語るように、半導体の微細化を進める上で重要な役割を果たす技術だ。 3Dトライゲートトランジスタ技術の優位性を説明するIntel 副社長 兼 CTOのジャスティン・ラトナー氏（写真＝左、2011年9月のIDF 2012 San Franciscoにて）。3Dトライゲートトランジスタの拡大写真（写真＝右）

米IBM社は、45nm世代の疑似マイクロプロセサ・チップ上に混載DRAMのキャッシュ・メモリを積層した3次元プロトタイプ・システムを「ISSCC 2012」で発表した（論文番号10.5）。

2011年、半導体パッケージ業界で大きな話題になったのが、TSV（Si貫通ビア）を用いた3次元実装技術である。これまでTSVは、CMOSイメージ・センサなどで実用化されていたものの、メモリや論理LSIといった用途にはなかなか普及しなかった。ここへ来て、メモリや論理LSIについても、ようやく実用化に向けた動きが出てきた。

「AppleはSSD（Solid State Drive）やフラッシュ・メモリ用コントローラを手掛けるイスラエルのベンチャー企業Anobit Technologiesを4億～5億米ドルで買収する交渉を進めている」 先週はこのような報道が世界を駆け巡りました。AppleといえばiPhoneやiPad、MacBook Airなどのハードウエアを開発、販売していますが、ハードウエアの製造は手掛けていません。Appleは製造よりも、デザインや製品の企画力、iTunesによる音楽配信などのサービスが注目されています。そのAppleはなぜ、ファブレス半導体ベンチャー企業に300～400億円もの投資を考えているのでしょうか。 「ものづくりは、もう日本ではムリ」 「ハードウエアでは差異化できないし儲からない」 「ハードウエアはコストの安い韓国や中国でしかビジネスは成り立たない」 「Appleはサービスの会

最後に、東芝のダイナミック・リコンフィギュラブル技術について紹介する。同社は、半導体研究開発センターにおいて、メディア処理向けではなくソフトウエア無線向けに同技術を開発している。

フランスCEA-LETI，同Universite de Savoie，伊仏STMicroelectronics社は共同で，65nm世代のCMOS回路を形成したSiウエハーにTSV（Si貫通ビア）を作り込んだ場合に，TSVがCMOS回路の特性に与える影響を解析した（講演番号35.1）。単一のMOSFET，および101個のインバータ回路から成るリング・オシレータ回路について，TSVを作り込んだことによる熱機械的（thermo-mechanical）な影響と電気的な影響を調べた。TSVとMOSFETの間に電気的な結合（容量結合）が作用することを，初めて実験的に明らかにしている。

2010年，半導体パッケージ業界では，Cuワイヤ・ボンディングに代表される低コスト化技術に注目が集まった。将来的にはTSV（Si貫通ビア）による3次元積層などの革新的な技術が期待されつつも，まずは目の前にあるデフレ対策が最重要課題となっている（関連記事1）。

台湾Taiwan Semiconductor Manufacturing Co., Ltd.（TSMC）は，TSV（Si貫通ビア）を用いて半導体チップを3次元積層する，3次元LSIの量産化に向けた取り組みを発表した（講演番号2.1）。TSVや再配線層，マイクロバンプなどの要素技術を使って，半導体チップと300mmウエハーを3次元積層したモジュールを作製し，3次元積層技術がデバイスの性能や信頼性に与える影響を評価している。TSMCは28nm世代以降で3次元LSIを量産化する意向であり，「我々の既存の製造技術で3次元LSIを実現した今回の成果により，量産へ大きく前進できた」とする。早ければ，ここ1～2年以内に量産に乗り出す公算が大きい。

ルネサス エレクトロニクスは2010年10月19日，ベアチップ並みの小型化を実現できるパッケージ技術「FO-WLP（Fan-Out Wafer-Level Package）」を，マイコン製品向けに開発したと発表した（ニュース・リリース，関連情報）。FO-WLPを用いたマイコンは，2011年末にもサンプル出荷する予定。今回の技術によって，ベアチップ・サイズ1.6mm×1.6mmの8ビット・マイコンのパッケージ体積を，従来の3mm×3mm×0.7mmから2mm×2mm×0.3mmへ80％削減できるという。

高性能と低消費電力を両立する─。A-D変換器の設計開発者が，常に追い求めることだ。こうした理想を目指す技術者の間で，ここ最近話題になっているアーキテクチャが，連続時間方式のΔΣ型A-D変換器である。パイプライン型A-D変換器と，逐次比較型A-D変換器の長所を併せ持つような構成である。実際に開発を手掛けるメーカーの技術者が，同変換器に注目が集まる理由について，2回に分けて解説する。（日経エレクトロニクス） アナログ信号とデジタル信号を結ぶA-D変換器。その進化は，変換アーキテクチャの開発と，それを実現するための半導体プロセスを含む電子部品技術の開発によって成し遂げられてきた。 トランジスタなどの半導体が実用化されて以降，各種のプロセスに適合したさまざまな変換アーキテクチャが提案され，実際にその価値が市場で試されてきた。現在，一般的に多く利用されているA-D変換器のアーキテクチャは，次の5種類

5～10年後を視野に入れた新規回路技術を紹介する「Technology Direction」のセッションの一つを構成する本セッションでは，Session7「Designing in Emerging Technologies」というテーマで，新しいデバイス技術に向けた回路設計に関する発表が行われた。

大日本印刷は，ワイヤ・ボンディングで実装したベア・チップを内蔵できる部品内蔵基板を開発した。これまでは，ハンダで実装したチップしか内蔵できなかった。今回の技術によって，「ほぼすべての能動部品を内蔵することが可能になる」（大日本印刷）。

富士通研究所（本社川崎市）は，カーボン・ナノチューブを増幅器のトランジスタ放熱素材として使用し，高周波・高出力（100Wクラス）のフリップチップ増幅器を動作させることに世界で初めて成功した。高周波特性に優れたフリップチップ構造（図1）用いて，熱出力源であるトランジスタチップの両面から放熱を行う「ダブル放熱」技術を開発した。2011年以降に立ち上がることが予想される第4世代移動通信システム向けの携帯電話基地局への適用を加速する。

NECエレクトロニクスは，40nm世代の低消費電力CMOS技術を用いて，アナログ回路を超高速に動作させるための低抵抗Cu配線技術を開発した。

「Siフォトニクスが，Tビット/秒のコンピューティング技術のカギを握る」（米Intel Corp. Fellow，Corporate Technology Group Director，Photonics Technology LabのMario J. Paniccia氏）。受発光デバイスや光導波路をSi基板に集積する“Siフォトニクス”の開発が，大きく動き始めた。Si基板に作製したデバイスの性能が，ここ2～3年間で飛躍的に高まっている（図1）。光配線に求められる数十Gビット/秒のデータ伝送速度への対応が見えてきた。 早ければ2010年代半ばから，ボード間やチップ間を結ぶ光配線へのSiフォトニクスの適用が始まる。2010年代後半には，LSIチップの内部へ光配線を導入する動きが始まりそうだ。

半導体メーカーにとって、半導体チップとマザーボードを接続する実装技術は、半導体チップそのものに比べれば周辺技術であり、経営戦略面でも優先順位の高い技術とは言えなかった。しかし1990年代以降、実装技術の複雑さが増して、システム技術としての色彩が強まり、技術戦略と事業戦略が交差するホットスポットに変貌した。そこに気が付かなかったことが日本メーカーの敗因である---。 日経マイクロデバイス誌2009年10月号に掲載された論文「DRAM日本勢の敗因を再検証，見過ごされた実装技術の真価」で、著者の一橋大学イノベーション研究センターの中馬宏之氏らがこう指摘している。同氏らはこれまで、同誌2007年3月号と4月号で日本のDRAMメーカーが競争力を下げた要因をデバイス技術と製品戦略の面で検証してきたが、この第三弾では、日本メーカーが抱える問題点としてのシステム思考の欠如を「実装技術」の視点から指摘してい

チップを3次元積層するための加工コストを劇的に低減する新技術が登場した。LSIなどのデバイスを複数チップ重ねて3次元化する際の加工コストを，現在の1ウエーハ当たり100数十米ドルから，業界目標の50米ドル以下/ウエーハへと大幅に削減できる可能性がある。3次元化の応用分野が，メモリーやLED，太陽電池など，コスト要求の厳しい用途にも拡大するキッカケとなりそうだ。

ドイツFraunhofer Institute for Solar Energy Systems（ISE）は，n型半導体を基板とし，その上に薄いp型半導体層を形成した単結晶Si太陽電池で，エネルギー変換効率23.4％を確認したと発表した。セル面積は2cm角である。Fraunhofer ISEは量産も可能としており，三洋電機などがけん引する結晶Si系太陽電池の高効率化競争に名乗りを上げた格好だ（関連記事）。 n型半導体を基板とする構造の結晶Si系太陽電池は，p型を基板とする構造に比べて不純物への耐性が大きく，理論的にはエネルギー変換効率を上げやすい。ところが，これまでの多くの結晶Si系太陽電池では，p型を基板とする構造のものがほとんどだった。具体的には，厚いp型半導体の上に非常に薄いn型半導体層を形成していたのである。 理由の一つは封止層材料にある。Fraunhofer ISEによれば，封止