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hdlに関するmanabouのブックマーク (10)

  • Osana Lab.: Lectures

  • Synthesijer入門1 - Qiita

    どうもSynthesijer でステップバイステップで入門できる，チュートリアル的なサイトがないなーという印象なので，自分で書いてみることにしました．流れとしては，以下の通りです． 目次 前提条件 JavaでQuickSortを書く QuickSortをSynthesijer向けに書き直す QuicksortをFPGAボードに実装する 続編のSynthesijer入門2ではマルチスレッド版に変更する内容となっています． 前提条件 このページでは以下のような方を前提としています． Javaのプログラミングの知識はある． HDLもある程度は書ける． FPGAツールの使い方も分かる． Synthesijerの環境設定 最初にJavaでのプログラミングにおいて，クラス，メソッド，コンストラクタ，フィールド変数などの用語は理解していて，簡単なプログラムであれば，Javaでスラスラとプログラミングでき

    Synthesijer入門1 - Qiita

  • 論理回路の高位合成について - Qiita

    Deleted articles cannot be recovered. Draft of this article would be also deleted. Are you sure you want to delete this article? はじめに この記事ではFPGA等の論理回路の設計手法の一つのカテゴリーである「高位合成」について概略を説明したいと思います。ただし、筆者の知る限りでも高位合成についてはさまざまな立場の人が各時代の視点で色々なことを語っているので、この記事もそんな中の一つの解釈を述べてるだけととって頂き、他の資料等も参考にして興味を持っていただけると幸いです。 論理回路設計について まずWikipediaの英語の記事(日本語版はありませんでした)によると https://en.wikipedia.org/wiki/High-level_synthesis

    論理回路の高位合成について - Qiita

  • 高位合成おぼえがき - Qiita

    この記事は Aizu Advent Calendarの6日目の記事です。 前記事は @stringamp さんの 畳み込み演算を用いた残響効果の理論と実装 はじめに この記事では高位合成に関する説明と、Vivado HLSとSystemCを使った高位合成での簡単な実装例を示します。 前者に関しては寄せ集めの情報を自分なりにまとめたものになりますので、誤情報等を含んでいる可能性があります。 見つけた方はビシバシご指摘いただけると泣いて喜びます。 高位合成とはなんぞや 元来のデジタル回路は、Verilog,やVHDLに代表されるハードウェア記述言語(HDL)によってレジスタトランスファーレベル(RTL)で書かれるのが主でした。 RTLレベルでの加算器表現 Wikipedia - Full-adderより しかし、これらのHDLは記述の抽象度が低く、相対的に記述量が増えてしまうため、近年の半導体

    高位合成おぼえがき - Qiita

  • DE0-Nanoでダブルパルス - Qiita

    DE0-Nanoでダブルパルスを出すVerilog HDLのリスト。 初学者ゆえ、よくわかっていないで書いている部分が多々あります。 「こういう書き方のほうがよい」等のアドバイスをいただけると助かります。 module double_pulse(CLOCK, GPIO); input CLOCK; // 50MHz. 1clock = 20nsec. output [33:0] GPIO; parameter [17:0] pulse_cycle = 199999; // 200000*20nsec = 4000usec parameter [17:0] pulse1_start = 0; parameter [17:0] pulse1_width = 200; // 200*20nsec = 4usec parameter [17:0] pulse_interval = 25000; /

    DE0-Nanoでダブルパルス - Qiita

  • デジタル・デザイン・ノート

    ■ Transmission Line Theory for Digital Signals ■ 伝送線路 ■ HDLによるFPGA設計 ■ CによるFPGA設計 ■ デジタル回路設計 ■ デジタル信号処理 ■ フーリエ変換 デジタルに関係ない話... ■ 大きさくらべ ■ 時間くらべ ■ 数え上げの数学 ■ 物理の落ち穂拾い 次のようなことを書いていきます ・個人的に疑問に思ったこと なぜそうなるのか自分なりに理解したいと思いました ・目新しいことでなく基本的なこと でも、知っている人にはたぶんあたりまえのことです ・市販の本にあまり書かれてないこと とはいえ、初心者向けの本には書かれてなくて、知らなかった人には役立つかもしれません ・うのみにしないで下さい なるべく出典を明記しますが、個人的見解も入っているので間違っているかもしれません ・用語は我流です どこかにオーソライズされた定義

  • 機械学習／Deep Learningの仕事が増える2017年、ソフトウェアエンジニアがFPGAを学ぶべき理由

    ソフトウェアエンジニアがFPGA（field-programmable gate array）を使うハードルがさらに下がってきている。クラウドサービスでFPGAを活用できたり、Pythonで記述したニューラルネットワークをFPGAに高位合成できる研究成果が出てきたりしているのだ。 ソフトウェア開発者の立場でFPGAに取り組むイベント「FPGAエクストリーム・コンピューティング」を主宰する佐藤一憲氏、FPGAの高位合成によるディープラーニングについて研究している東京工業大学の中原啓貴氏（中原研究室）、そしてFPGAベンダーであるザイリンクスの神保直弘氏が、急激に常識が変わりつつあるFPGAの動向を語り合った。 本稿では座談会の中から、ソフトウェアエンジニアにFPGAや高位合成が求められる現状、そして、今後どのようなツールを使うべきか、ソフトウェアエンジニアがFPGAに取り組む際の課題などにつ

    機械学習／Deep Learningの仕事が増える2017年、ソフトウェアエンジニアがFPGAを学ぶべき理由

  • bokuweb.me

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  • PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)

    PyCoRAMを用いたグラフ処理FPGAアクセラレータ @電子情報通信学会コンピュータシステム研究会 (CPSY) (SWoPP2014新潟) (2014年7月28日)

    PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)

  • [SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita

    はじめに、動機 SystemVerilogのUVMは、テストのためのフレームワークと呼べるわけで、継続的インテグレーション(CI)を使用したブロックテストができないかと思いました。 CIといえばJenkinsですね。HDLを使うとなると、こんなイメージでしょうか。 ソースコード管理システムにHDLコードをCommitして、それをトリガとしてテスト実施し、結果を得る仕組みです。 JenkinsとUVMを使うと、Commit後フローは自動化され、かつたくさんのテストシナリオをスケーラブルに流し込めるなと思い、まずは環境を構築してみることにしました。 OSはCentOS 6.5です。 必要なツール HDLシミュレータ SystemVerilogに対応した適当なやつです。 ソースコード管理ツール 普通はGitだろ、って感じですが、ここではBazaarを使います。自分がBazaar好きなんですよね。

    [SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita
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