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Chiselでオリジナルデザインを開発し、Verilogを生成する(1. Chisel-template を生成する) - FPGA開発日記
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Chiselでオリジナルデザインを開発し、Verilogを生成する(1. Chisel-template を生成する) - FPGA開発日記
Chiselを使ってオリジナルデザインを作成してみたい。とりあえず、ディープラーニングをターゲットとし... Chiselを使ってオリジナルデザインを作成してみたい。とりあえず、ディープラーニングをターゲットとして、行列計算のためのモジュールをいろいろ作ってみたい。 まずは、Chisel単体で開発環境とテスト環境を構築するためにはどうしたらよいのだろうか。 いくつか環境を調査した。 Chisel: Constructing Hardware in an Scala Embedded Language via kwout Chisel-template を使った環境構築 Chiselを使ってVerilogファイルを生成するためには、 Chiselを記述する テストを行う Chisel → (FIRRTL) → FIR → Verilog を生成する の手順を踏む。このためには、 github で構築されている chisel-template リポジトリを使うのが便利だ。 github.com Chi