【後藤弘茂のWeekly海外ニュース】Cell B.E.と似て非なるLarrabeeの内部構造

●L2キャッシュを各コアに持つLarrabee Intelは、グラフィックス製品として投入する「Larrabee(ララビー)」のベースアーキテクチャを明らかにし始めた。Larrabeeについては、8月中に行なわれる「SIGGRAPH」、「Intel Developer Forum (IDF)」、「HotChips」の3つのカンファレンスを通じて明らかにされて行くと見られる。 まず、前回の記事の訂正から。最初の世代のLarrabeeのCPUコア数は、16コアと見られ、前回に10コアと書いたのは間違いだ。Larrabeeでは、4MBのL2キャッシュが、それぞれCPUコアと直結した256KBのL2キャッシュのローカルサブセット(Local Subset)に分割されている。合計では16コアのサブセットL2で、4MBのL2キャッシュを構成する計算となる。65nmプロセス換算で10コアであるため、45

[takuma104]

x86なのかー

[rjj]

キャッシュ制御命令がSSE/SSE2のprefetch ntaと同程度なのか、L1/L2双方にプライオリティを付けられるのか論文からはわからないので知りたいところ。たぶんprefetch ntaとあまりかわらないんじゃないかな‥‥。

[mitsuki_engawa]

「先祖返り」

[daihx]

先祖がえりのくだりなど興味深い

[akihiro-matsui]

SIMDのサイズも大きいし命令追加も多い。これらの命令を使わなければ処理能力がCPUと大差ないだろう。もはやx86命令とは別な気がする。